| Device | LVDS
|
LVPECL
|
|---|---|---|
| LMK01000 | 3 | 5 |
| LMK01010 | 8 | 0 |
| LMK01020 | 0 | 8 |
The LMK01000 family provides an easy way to divide and distribute high performance clock signals throughout the system. These devices provide best-in-class noise performance and are designed to be pin-to-pin and footprint compatible with LMK03000/LMK02000 family of precision clock conditioners.
The LMK01000 family features two programmable clock inputs (CLKin0 and CLKin1) that allow the user to dynamically switch between different clock domains.
Each device features 8 clock outputs with independently programmable dividers and delay adjustments. The outputs of the device can be easily synchronized by an external pin (SYNC*).
| Documentación principal | Tipo | Título | Opciones de formato | Descargar la versión más reciente en inglés | Fecha |
|---|---|---|---|---|---|
| * | Hoja de datos | Fam LMK01000 Fam 1.6GHz HPer Clk Buffer, Divider and Distributor datasheet (Rev. G) | 15/10/2009 | ||
| Nota sobre la aplicación | AN-1821 CPRI Repeater System (Rev. A) | 26/04/2013 | |||
| Guía de diseño | Clock Conditioner Owner's Manual | 10/11/2006 |
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Which software do I use?
Product | (...) |
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| Encapsulado | Pines | Símbolos CAD, huellas y modelos 3D |
|---|---|---|
| WQFN (RHS) | 48 | Ultra Librarian |
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