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LMK04714-Q1

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Limpiador de fluctuación de reloj de bucle dual JESD204B y JESD204C de 3.2 GHz y ruido ultrabajo aut

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LMK04714-Q1

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Detalles del producto

Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features 0 Delay, Integrated VCO, JESD204B, Loss of signal detection, Manual/auto switch, Programmable Delay, SPI Output frequency (max) (MHz) 3255 Output type CML, HSDS, LVCMOS, LVDS, LVPECL Input type HCSL, LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 125
Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features 0 Delay, Integrated VCO, JESD204B, Loss of signal detection, Manual/auto switch, Programmable Delay, SPI Output frequency (max) (MHz) 3255 Output type CML, HSDS, LVCMOS, LVDS, LVPECL Input type HCSL, LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 125
HTQFP (PAP) 64 144 mm² (12 mm × 12 mm)
  • AEC-Q100 Grade 1: –40°C to 125°C
  • Maximum clock output frequency: 3255 MHz
  • Multi-mode: dual PLL, single PLL, and clock distribution
  • 6-GHz external VCO or distribution input
  • Ultra-low noise, at 2500 MHz:
    • 54-fs RMS jitter (12 kHz to 20 MHz)
    • 64-fs RMS jitter (100 Hz to 20 MHz)
    • –157.6-dBc/Hz noise floor
  • Ultra-low noise, at 3200 MHz:
    • 61-fs RMS jitter (12 kHz to 20 MHz)
    • 67-fs RMS jitter (100 Hz to 100 MHz)
    • –156.5-dBc/Hz noise floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase detector rate up to 320 MHz
    • Two integrated VCOs: 2440 to 2600 MHz and 2945 to 3255 MHz
  • Up to 14 differential device clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS programmable outputs
  • Up to 1 buffered VCXO/XO output
    • LVPECL, LVDS, 2xLVCMOS programmable
  • 1-1023 CLKOUT integer divider
  • 1-8191 SYSREF integer divider
  • 25-ps step analog delay for SYSREF clocks
  • Digital delay and dynamic digital delay for device clocks and SYSREF
  • Holdover mode with PLL1
  • 0-delay with PLL1 or PLL2
  • High Reliability
    • Controlled Baseline
    • One Assembly/Test Site
    • One Fabrication Site
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability
  • AEC-Q100 Grade 1: –40°C to 125°C
  • Maximum clock output frequency: 3255 MHz
  • Multi-mode: dual PLL, single PLL, and clock distribution
  • 6-GHz external VCO or distribution input
  • Ultra-low noise, at 2500 MHz:
    • 54-fs RMS jitter (12 kHz to 20 MHz)
    • 64-fs RMS jitter (100 Hz to 20 MHz)
    • –157.6-dBc/Hz noise floor
  • Ultra-low noise, at 3200 MHz:
    • 61-fs RMS jitter (12 kHz to 20 MHz)
    • 67-fs RMS jitter (100 Hz to 100 MHz)
    • –156.5-dBc/Hz noise floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase detector rate up to 320 MHz
    • Two integrated VCOs: 2440 to 2600 MHz and 2945 to 3255 MHz
  • Up to 14 differential device clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS programmable outputs
  • Up to 1 buffered VCXO/XO output
    • LVPECL, LVDS, 2xLVCMOS programmable
  • 1-1023 CLKOUT integer divider
  • 1-8191 SYSREF integer divider
  • 25-ps step analog delay for SYSREF clocks
  • Digital delay and dynamic digital delay for device clocks and SYSREF
  • Holdover mode with PLL1
  • 0-delay with PLL1 or PLL2
  • High Reliability
    • Controlled Baseline
    • One Assembly/Test Site
    • One Fabrication Site
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability

The LMK04714-Q1 is a high performance clock conditioner with JEDEC JESD204B/C support for space applications.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B/C converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B/C applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

This device can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover allows to provide flexible high performance clocking trees.

The LMK04714-Q1 is a high performance clock conditioner with JEDEC JESD204B/C support for space applications.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B/C converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B/C applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

This device can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover allows to provide flexible high performance clocking trees.
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* Hoja de datos LMK04714-Q1 Automotive Grade Ultra-Low-Noise JESD204B/C Dual-Loop Clock Jitter Cleaner datasheet PDF | HTML 5/10/2023

Diseño y desarrollo

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Soporte de software

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

El software profesional de relojes y sintetizadores de Texas Instruments (TICS) p se utiliza para programar los módulos de evaluación (EVM) para números de producto con estos prefijos: CDC, LMK y LMX. Estos productos incluyen bucles de bloqueo de fase y osciladores controlados por tensión (...)

Productos y hardware compatibles
Modelo de simulación

LMK04714-Q1 IBIS Model

SNAM261.ZIP (168 KB) - Modelo IBIS
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Herramienta de diseño

PLLATINUMSIM-SW — Filtro de bucle PLL, ruido de fase, tiempo de bloqueo y herramienta de simulación de impulsos

PLLATINUMSIM-SW es una herramienta de simulación que permite a los usuarios crear diseños detallados y simulaciones de nuestros circuitos integrados PLLatinum™, que incluyen la serie LMX de bucles de bloqueo de fase (PLL) y sintetizadores.

Productos y hardware compatibles
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
HTQFP (PAP) 64 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Los productos recomendados pueden tener parámetros, módulos de evaluación o diseños de referencia relacionados con este producto de TI.

Soporte y capacitación

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