Inicio Relojes y sincronización Sincronizadores de red de reloj
Inicio
Relojes y sincronización
Sincronizadores de red de reloj

LMK5B12212

ACTIVO

Sincronizador de red con 12 salidas, 1 DPLL y 2 APLL, fluctuación ultrabaja y VCO BAW de 2.5 GHz int

Haga su pedido ahora
Hoja de datos

LMK5B12212

ACTIVO
Hoja de datos Haga su pedido ahora

Detalles del producto

Function Clock network synchronizer Number of outputs 12 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 12 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm² (9 mm × 9 mm)
  • Ultra-low jitter BAW VCO based Ethernet clocks
    • 13fs typical RMS jitter at 625MHz with 4MHz 1st order high-pass filter (HPF)
    • 24fs typical RMS jitter at 312.5MHz with 4MHz 1st order HPF
    • 42fs typical/ 60fs maximum RMS jitter at 312.5MHz
    • 47fs typical/ 65fs maximum RMS jitter at 156.25MHz

  • 1 high-performance Digital Phase Locked Loop (DPLL) with 2 Analog Phase Locked Loops (APLLs)

    • Programmable DPLL loop filter bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • 2 differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital Holdover and Hitless Switching
  • 12 differential outputs with programmable HSDS, AC-LVPECL, LVDS and HSCL formats
    • Up to 16 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT0_P/N, OUT1_P/N, GPIO1 and GPIO2 and 10 differential outputs on OUT2_P/N to OUT11_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C or 3-wire/4-wire SPI
  • Ultra-low jitter BAW VCO based Ethernet clocks
    • 13fs typical RMS jitter at 625MHz with 4MHz 1st order high-pass filter (HPF)
    • 24fs typical RMS jitter at 312.5MHz with 4MHz 1st order HPF
    • 42fs typical/ 60fs maximum RMS jitter at 312.5MHz
    • 47fs typical/ 65fs maximum RMS jitter at 156.25MHz

  • 1 high-performance Digital Phase Locked Loop (DPLL) with 2 Analog Phase Locked Loops (APLLs)

    • Programmable DPLL loop filter bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • 2 differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital Holdover and Hitless Switching
  • 12 differential outputs with programmable HSDS, AC-LVPECL, LVDS and HSCL formats
    • Up to 16 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT0_P/N, OUT1_P/N, GPIO1 and GPIO2 and 10 differential outputs on OUT2_P/N to OUT11_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C or 3-wire/4-wire SPI

The LMK5B12212 is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of ethernet-based networking applications with < 5ns timing accuracy (class D).

The network synchronizer integrates a DPLL to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and no external loop filters, maximizing flexibility and ease of use. The DPLL phase locks an integrated APLL to the provided reference input.

APLL1 features an ultra high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology (known as the BAW APLL) and can generate 312.5MHz output clocks with 42fs typical / 60fs maximum RMS jitter irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 provides for a second frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference clocks and performs a hitless switch between inputs upon detecting a switchover event. Zero-Delay Mode (ZDM) and phase cancellation can be enabled to control the phase relationship from input to outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.

The LMK5B12212 is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of ethernet-based networking applications with < 5ns timing accuracy (class D).

The network synchronizer integrates a DPLL to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and no external loop filters, maximizing flexibility and ease of use. The DPLL phase locks an integrated APLL to the provided reference input.

APLL1 features an ultra high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology (known as the BAW APLL) and can generate 312.5MHz output clocks with 42fs typical / 60fs maximum RMS jitter irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 provides for a second frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference clocks and performs a hitless switch between inputs upon detecting a switchover event. Zero-Delay Mode (ZDM) and phase cancellation can be enabled to control the phase relationship from input to outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.
filter Buscar otro/a Sincronizadores de red de reloj
Descargar Ver vídeo con transcripción Video

Documentación técnica

No se encontraron resultados. Borre su búsqueda y vuelva a intentarlo.
Ver todo 5
Documentación principal Tipo Título Opciones de formato Descargar la versión más reciente en inglés Fecha
* Hoja de datos LMK5B12212 1-DPLL 2-APLL 2-IN 12-OUT Network Synchronizer With BAW VCO for Ethernet-Based Networking Applications datasheet PDF | HTML 21/11/2024
Nota sobre la aplicación Termination Guidelines for Differential and Single-Ended Signals PDF | HTML 10/12/2025
Guía del usuario LMK5B12212 Programmer's Guide (Rev. A) PDF | HTML 17/11/2025
Nota sobre la aplicación Oscillator Power Considerations for PLL Devices PDF | HTML 30/10/2025
Certificado LMK5B12212EVM EU Declaration of Conformity (DoC) PDF | HTML 29/09/2023

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

LMK5B12212EVM — Módulo de evaluación LMK5B12212

El módulo de evaluación (EVM) LMK5B12212 es para el generador y sincronizador de reloj de red LMK5B12212. El EVM se puede utilizar para la evaluación de dispositivos, pruebas de conformidad y creación de prototipos de sistemas.  El LMK5B12212 integra tres bucles de fase bloqueada analógicos (APLL) (...)

Guía del usuario: PDF | HTML
Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Soporte de software

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

El software profesional de relojes y sintetizadores de Texas Instruments (TICS) p se utiliza para programar los módulos de evaluación (EVM) para números de producto con estos prefijos: CDC, LMK y LMX. Estos productos incluyen bucles de bloqueo de fase y osciladores controlados por tensión (...)

Productos y hardware compatibles
Modelo de simulación

LMK5B33216 Family IBIS model

SNAM295.ZIP (239 KB) - Modelo IBIS
Productos y hardware compatibles
Herramienta de diseño

CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
Productos y hardware compatibles
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
VQFN (RGC) 64 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Los productos recomendados pueden tener parámetros, módulos de evaluación o diseños de referencia relacionados con este producto de TI.

Soporte y capacitación

Foros de TI E2E™ con asistencia técnica de los ingenieros de TI

Ver todos los temas del foro en inglés

El contenido lo proporcionan “tal como está” TI y los colaboradores de la comunidad y no constituye especificaciones de TI. Consulte los términos de uso.

Si tiene alguna pregunta sobre calidad, encapsulados o pedido de productos de TI, consulte el servicio de asistencia de TI. ​​​​​​​​​​​​​​

Videos