ADC12DJ2700
- ADC コア
- 12 ビットの分解能
- シングル・チャネル・モードで最大 5.4GSPS
- デュアル・チャネル・モードで最大 2.7GSPS
- 性能仕様
- ノイズ・フロア (信号なし、VFS =
1.0VPP-DIFF)
- デュアル・チャネル・モード:–151.6dBFS/Hz
- シングル・チャネル・モード:–153.8dBFS/Hz
- HD2、HD3:最高 3GHz まで -65dBc
- ノイズ・フロア (信号なし、VFS =
1.0VPP-DIFF)
- バッファ付きアナログ入力、VCMI
= 0V
- アナログ入力帯域幅 (-3dB):8.0GHz
- 使用可能な入力周波数範囲: >10GHz
- フルスケール入力電圧 (VFS、デフォルト):0.8VPP
- アナログ入力同相 (VICM):0V
- ノイズなしのアパーチャ遅延 (TAD)
調整
- 高精度のサンプリング制御: 19fsステップ
- 同期およびインターリーブ動作を簡素化
- 遅延は温度および電圧に対して不変
- 使いやすい同期機能
- SYSREFタイミングの自動較正
- サンプル・マーキング用のタイムスタンプ
- JESD204B
シリアル・データ・インターフェイス
- サブクラス0および1をサポート
- 最大レーン速度: 12.8Gbps
- 最大16レーンを使用できるためレーン速度を低減可能
- デュアル・チャネル・モードのデジタル・ダウン・コンバータ
- 実数出力:DDC バイパスまたは 2x 間引き
- 複素数出力:4x、8x、または 16x 間引き
- DDC ごとに 4 つの独立した 32 ビット NCO
- 消費電力:2.7W
- 電源:1.1V、1.9V
ADC12DJ2700デバイスはRFサンプリング、ギガ・サンプルのアナログ/デジタル・コンバータ(ADC)で、DCから10GHz超までの入力周波数を直接サンプリングできます。ADC12DJ2700はデュアル・チャネル・モードで最大2700MSPS、シングル・チャネル・モードで最大5400MSPSをサンプリングできます。チャネル数(デュアル・チャネル・モード)とナイキスト帯域幅(シングル・チャネル・モード)のトレードオフをプログラム可能なため、多くのチャネル数や広い瞬間的な信号帯域幅を必要とするアプリケーションの両方の要求に対応できる、柔軟なハードウェアを開発できます。フルパワー入力帯域幅(-3dB)は8.0GHzで、使用可能な周波数はデュアル・チャネルとシングル・チャネル・モードの両方で-3dBのポイントを超えて拡大されるため、Lバンド、Sバンド、Cバンド、Xバンドを直接RFサンプリングでき、周波数の機動性が高いシステムを実現できます。
ADC12DJ2700は高速のJESD204B出力インターフェイスを使用し、最大16の直列化されたレーンを持ち、決定論的レイテンシとマルチデバイス同期についてサブクラス1に準拠しています。シリアル出力レーンは最高12.8Gbpsをサポートし、ビット・レートとレーン数のトレードオフを設定可能です。 革新的な同期機能として、ノイズなしのアパーチャ遅延(TAD)調整、SYSREFのウィンドウ処理などがあり、位相アレイ・レーダーやMIMO通信のシステム設計を簡素化できます。 デュアル・チャネル・モードのオプションのデジタル・ダウンコンバータ(DDC)により、インターフェイス速度(実数および複素数間引きモード)の低減と、信号のデジタル・ミキシング(複素数間引きモードのみ)が可能です。
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技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
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設計と開発
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| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| FCCSP (AAV) | 144 | Ultra Librarian |
| FCCSP (ZEG) | 144 | Ultra Librarian |
購入と品質
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