ADC12L066
Key Specifications
Resolution | 12 Bits |
Conversion Rate | 66 Msps |
Full Power Bandwidth | 450 MHz |
DNL | ±0.4 LSB (typ) |
SNR (fIN = 10 MHz) | 66 dB (typ) |
SFDR (fIN = 10 MHz) | 80 dB (typ) |
Data Latency | 6 Clock Cycles |
Supply Voltage | +3.3V ± 300 mV |
Power Consumption, 66 MHz | 357 mW (typ) |
The ADC12L066 is a monolithic CMOS analog-to-digital converter capable of converting analog input signals into 12-bit digital words at 66 Megasamples per second (Msps), minimum, with typical operation possible up to 80 Msps. This converter uses a differential, pipeline architecture with digital error correction and an on-chip sample-and-hold circuit to minimize die size and power consumption while providing excellent dynamic performance. A unique sample-and-hold stage yields a full-power bandwidth of 450 MHz. Operating on a single 3.3V power supply, this device consumes just
The differential inputs provide a full scale input swing equal to ±VREF with the possibility of a single-ended input. Full use of the differential input is recommended for optimum performance. For ease of use, the buffered, high impedance, single-ended reference input is converted on-chip to a differential reference for use by the processing circuitry. Output data format is 12-bit offset binary.
This device is available in the 32-lead LQFP package and will operate over the industrial temperature range of −40°C to +85°C. An evaluation board is available to facilitate the evaluation process.
技術資料
種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | ADC12L066 12-Bit, 66 MSPS, 450 MHz Bandwidth ADC w/Internal Sample-and-Hold (jp) データシート (Rev. H 翻訳版) | 最新英語版 (Rev.I) | PDF | HTML | 2009年 5月 13日 |
設計および開発
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設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを使用して、複雑なミックスド (...)
パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
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LQFP (NEY) | 32 | Ultra Librarian |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 使用原材料
- 認定試験結果
- 継続的な信頼性モニタ試験結果
- ファブの拠点
- 組み立てを実施した拠点
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