製品詳細

Function Differential Output frequency (max) (MHz) 500 Number of outputs 9 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) 0 to 70 Rating Catalog Output type LVPECL Input type LVPECL
Function Differential Output frequency (max) (MHz) 500 Number of outputs 9 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) 0 to 70 Rating Catalog Output type LVPECL Input type LVPECL
PLCC (FN) 28 155.0025 mm² 12.45 x 12.45
  • Low-Output Skew for Clock-Distribution Applications
  • Differential Low-Voltage Pseudo-ECL (LVPECL)-Compatible Inputs and Outputs
  • Distributes Differential Clock Inputs to Nine Differential Clock Outputs
  • Output Reference Voltage, VREF, Allows Distribution From a Single-Ended Clock Input
  • Single-Ended LVPECL-Compatible Output Enable
  • Packaged in Plastic Chip Carrier
  • Low-Output Skew for Clock-Distribution Applications
  • Differential Low-Voltage Pseudo-ECL (LVPECL)-Compatible Inputs and Outputs
  • Distributes Differential Clock Inputs to Nine Differential Clock Outputs
  • Output Reference Voltage, VREF, Allows Distribution From a Single-Ended Clock Input
  • Single-Ended LVPECL-Compatible Output Enable
  • Packaged in Plastic Chip Carrier

The differential LVPECL clock-driver circuit distributes one pair of differential LVPECL clock inputs (CLKIN, CLKIN\) to nine pairs of differential clock (Y, Y\) outputs with minimum skew for clock distribution. It is specifically designed for driving 50- transmission lines.

When the output-enable (OE\) is low, the nine differential outputs switch at the same frequency as the differential clock inputs. When OE\ is high, the nine differential outputs are in static states (Y outputs are in the low state, Y\ outputs are in the high state).

The VREF output can be strapped to the CLKIN\ input for a single-ended CLKIN input.

The CDC111 is characterized for operation from 0°C to 70°C.

The differential LVPECL clock-driver circuit distributes one pair of differential LVPECL clock inputs (CLKIN, CLKIN\) to nine pairs of differential clock (Y, Y\) outputs with minimum skew for clock distribution. It is specifically designed for driving 50- transmission lines.

When the output-enable (OE\) is low, the nine differential outputs switch at the same frequency as the differential clock inputs. When OE\ is high, the nine differential outputs are in static states (Y outputs are in the low state, Y\ outputs are in the high state).

The VREF output can be strapped to the CLKIN\ input for a single-ended CLKIN input.

The CDC111 is characterized for operation from 0°C to 70°C.

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技術資料

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3 をすべて表示
種類 タイトル 最新の英語版をダウンロード 日付
* データシート 1-Line To 9-Line Differential LVPECL Clock Driver データシート (Rev. G) 1999年 8月 28日
アプリケーション・ノート AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C) 2007年 10月 17日
アプリケーション・ノート DC-Coupling Between Differential LVPECL, LVDS, HSTL, and CML 2003年 2月 19日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

シミュレーション・モデル

CDC111 IBIS Model

SCAC030.ZIP (6 KB) - IBIS Model
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
PLCC (FN) 28 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

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