SN74AHC595
- Operating range: 2V to 5.5V VCC
- 8-bit serial-in, parallel-out shift
- Latch-up performance exceeds 100mA per JESD 78, class II
- ESD protection exceeds JESD 22
- 2000V human-body model (A114-A)
- 1000V charged-device model (C101)
The SN74AHC595 device contains an 8-bit serial-in, parallel-out shift register that feeds an 8-bit D-type storage register. The storage register has parallel 3-state outputs. Separate clocks are provided for both the shift and storage registers. The shift register has a direct overriding clear ( SRCLR) input, a serial (SER) input, and a serial output for cascading. When the output-enable ( OE) input is high, all outputs except QH′ are in the high-impedance state.
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技術資料
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| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | SN74AHC595 8-Bit Shift Registers With 3-State Output Registers データシート (Rev. N) | PDF | HTML | 2024/07/12 | ||
| アプリケーション・ノート | Power-Up Behavior of Clocked Devices (Rev. B) | PDF | HTML | 2022/12/15 |
設計と開発
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| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| SOIC (D) | 16 | Ultra Librarian |
| TSSOP (PW) | 16 | Ultra Librarian |
| SSOP (DB) | 16 | Ultra Librarian |
| PDIP (N) | 16 | Ultra Librarian |
| WQFN (BQB) | 16 | Ultra Librarian |