製品詳細

Number of channels (#) 8 Technology Family LV-A Supply voltage (Min) (V) 2 Supply voltage (Max) (V) 5.5 Input type Standard CMOS Output type 3-State Clock Frequency (Max) (MHz) 70 IOL (Max) (mA) 16 IOH (Max) (mA) -16 ICC (Max) (uA) 20 Features Balanced outputs, High speed (tpd 10-50ns), Over-voltage tolerant inputs, Partial power down (Ioff)
Number of channels (#) 8 Technology Family LV-A Supply voltage (Min) (V) 2 Supply voltage (Max) (V) 5.5 Input type Standard CMOS Output type 3-State Clock Frequency (Max) (MHz) 70 IOL (Max) (mA) 16 IOH (Max) (mA) -16 ICC (Max) (uA) 20 Features Balanced outputs, High speed (tpd 10-50ns), Over-voltage tolerant inputs, Partial power down (Ioff)
SOIC (DW) 20 132 mm² 12.8 x 10.3 SOP (NS) 20 98 mm² 12.6 x 7.8 SSOP (DB) 20 38 mm² 5.3 x 7.2 TSSOP (PW) 20 29 mm² 6.5 x 4.4 TSSOP (PW) 20 TSSOP (PW) 20 29 mm² 4.4 x 6.5 TVSOP (DGV) 20 32 mm² 5 x 6.4 VQFN (RGY) 20 16 mm² 3.5 x 4.5
  • 2-V to 5.5-V VCC Operation
  • Maximum tpd of 8.5 ns at 5 V
  • Typical VOLP (Output Ground Bounce)
    < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)
    > 2.3 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on
    All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA
    Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 3000-V Human-Body Model
    • 200-V Machine Model
    • 2000-V Charged-Device Model
  • 2-V to 5.5-V VCC Operation
  • Maximum tpd of 8.5 ns at 5 V
  • Typical VOLP (Output Ground Bounce)
    < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)
    > 2.3 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on
    All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA
    Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 3000-V Human-Body Model
    • 200-V Machine Model
    • 2000-V Charged-Device Model

The SN74LV373A device is an octal transparent D-type latch designed for 2-V to 5.5-V VCC operation.

The SN74LV373A device is an octal transparent D-type latch designed for 2-V to 5.5-V VCC operation.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74LV373A Octal Transparent D-Type Latches With 3-State Outputs データシート (Rev. L) PDF | HTML 2016年 8月 1日
アプリケーション・ノート Power-Up Behavior of Clocked Devices (Rev. A) 2015年 2月 6日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの PW、DB、D、DW、NS、DYY、DGV パッケージをサポートする汎用ロジックの評価基板 (EVM)

この評価基板 (EVM) は、ピン数が 14 ~ 24 の D、DW、DB、NS、PW、DYY、DGV の各パッケージをサポートする設計を採用しています。

ユーザー・ガイド: PDF | HTML
TI.com で取り扱いなし
評価ボード

14-24-NL-LOGIC-EVM — Generic 14 through 24 pin non-leaded package evaluation module

Flexible EVM designed to support any logic or translation device that has a BQA, BQB, RGY (14-24 pin), RSV, RJW, or RHL package.
ユーザー・ガイド: PDF | HTML
TI.com で取り扱いなし
シミュレーション・モデル

SN74LV373A IBIS Model (Rev. A)

SCEM141A.ZIP (18 KB) - IBIS Model
リファレンス・デザイン

TIDM-TM4CFLASHSRAM — コードのダウンロード、および、高性能 MCU 実行用の、並行並列 XIP フラッシュおよび SRAM 設計

This reference design demonstrates how to implement and interface Asynchronous Parallel Flash and SRAM Memories to the performance microcontroller TM4C129. The implementation is made possible by using the EPI Interface in Host Bus 16 Mode with mutliple Chip Selects to interface a 1Gbit-8Mbit range (...)
回路図: PDF
パッケージ ピン数 ダウンロード
SO (NS) 20 オプションの表示
SOIC (DW) 20 オプションの表示
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TSSOP (PW) 20 オプションの表示
TVSOP (DGV) 20 オプションの表示
VQFN (RGY) 20 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

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