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TMS320C6743

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低消費電力 C674x 浮動小数点 DSP - 375MHz

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TMS320C6743

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製品詳細

CPU 32-/64-bit Frequency (MHz) 200, 375 Features 1 RTC, 3 enhanced-capture peripherals Operating system TI RTOS Rating Catalog Operating temperature range (°C) -40 to 125
CPU 32-/64-bit Frequency (MHz) 200, 375 Features 1 RTC, 3 enhanced-capture peripherals Operating system TI RTOS Rating Catalog Operating temperature range (°C) -40 to 125
PBGA (ZKB) 256 289 mm² (17 mm × 17 mm) HLQFP (PTP) 176 676 mm² (26 mm × 26 mm)
  • Applications
    • Networking
    • High-Speed Encoding
    • Professional Audio™
  • Software Support
    • TI DSP/BIOS™
    • Chip Support Library and DSP Library
  • 375-MHz TMS320C674x Fixed- and Floating-Point VLIW DSP Core
    • Load-Store Architecture with Nonaligned Support
    • 64 General-Purpose Registers (32-Bit)
    • Six ALU (32- and 40-Bit) Functional Units
      • Supports 32-Bit Integer, SP (IEEE Single Precision/32-Bit) and DP (IEEE Double Precision/64-Bit) Floating Point
      • Supports up to Four SP Additions Per Clock, Four DP Additions Every 2 Clocks
      • Supports up to Two Floating Point (SP or DP) Reciprocal Approximation (RCPxP) and Square-Root Reciprocal Approximation (RSQRxP) Operations Per Cycle
    • Two Multiply Functional Units
      • Mixed-Precision IEEE Floating Point Multiply Supported up to:
        • 2 SP x SP -> SP Per Clock
        • 2 SP x SP -> DP Every Two Clocks
        • 2 SP x DP -> DP Every Three Clocks
        • 2 DP x DP -> DP Every Four Clocks
      • Fixed-Point Multiply Supports Two 32 x 32-Bit Multiplies, Four 16 x 16-Bit Multiplies, or Eight 8 x 8-Bit Multiplies per Clock Cycle, and Complex Multiples
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Hardware Support for Modulo Loop
      Operation
    • Protected Mode Operation
    • Exceptions Support for Error Detection and Program Redirection
  • C674x Instruction Set Features
    • Superset of the C67x+ and C64x+ ISAs
    • 3000 MIPS and 2250 MFLOPS C674x
    • Byte-Addressable (8-, 16-, 32-, and 64-Bit Data)
    • 8-Bit Overflow Protection
    • Bit-Field Extract, Set, Clear
    • Normalization, Saturation, Bit-Counting
    • Compact 16-Bit Instructions
  • C674x Two-Level Cache Memory Architecture
    • 32KB of L1P Program RAM/Cache
    • 32KB of L1D Data RAM/Cache
    • 128KB of L2 Unified Mapped RAM/Cache
    • Flexible RAM/Cache Partition (L1 and L2)
  • Enhanced Direct Memory Access Controller 3 (EDMA3):
    • 2 Transfer Controllers
    • 32 Independent DMA Channels
    • 8 Quick DMA Channels
    • Programmable Transfer Burst Size
  • 3.3-V LVCMOS I/Os
  • Two External Memory Interfaces:
    • EMIFA
      • NOR (8-Bit-Wide Data)
      • NAND (8-Bit-Wide Data)
    • EMIFB
      • 16-bit SDRAM, up to 128MB
  • Two Configurable 16550-Type UART Modules:
    • UART0 with Modem Control Signals
    • 16-Byte FIFO
    • 16x or 13x Oversampling Option
  • One Serial Peripheral Interface (SPI) with One Chip Select
  • Multimedia Card (MMC)/Secure Digital (SD)
  • Two Master and Slave Inter-Integrated Circuit (I2C Bus™)
  • Programmable Real-Time Unit Subsystem (PRUSS)
    • Two Independent Programmable Real-Time Unit (PRU) Cores
      • 32-Bit Load-Store RISC Architecture
      • 4KB of Instruction RAM per Core
      • 512 Bytes of Data RAM per Core
      • PRUSS can be Disabled Through Software to Save Power
      • Register 30 of each PRU is Exported from the Subsystem in Addition to the Normal R31 Output of the PRU Cores
    • Standard Power-Management Mechanism
      • Clock Gating
      • Entire Subsystem Under a Single PSC Clock Gating Domain
    • Dedicated Interrupt Controller
    • Dedicated Switched Central Resource
  • Two Multichannel Audio Serial Ports (McASPs):
    • Supports TDM, I2S, and Similar Formats
    • FIFO Buffers for Transmit and Receive
  • 10/100 Mbps RMII Ethernet Media Access Controller (EMAC):
    • IEEE 802.3 Compliant (3.3-V I/O Only)
    • RMII Media-Independent Interface
    • Management Data I/O (MDIO) Module
  • One 64-Bit General-Purpose Timer (Configurable as Two 32-Bit Timers)
  • One 64-Bit General-Purpose Watchdog Timer (Configurable as Two 32-Bit Timers)
  • Three Enhanced Pulse Width Modulators (eHRPWMs):
    • Dedicated 16-Bit Time-Base Counter with Period and Frequency Control
    • 6 Single Edge, 6 Dual Edge Symmetric, or 3 Dual Edge Asymmetric Outputs
    • Dead-Band Generation
    • PWM Chopping by High-Frequency Carrier
    • Trip Zone Input
  • Three 32-Bit Event Capture (eCAP) Modules:
    • Configurable as 3 Capture Inputs or 3 Auxiliary Pulse Width Modulator (APWM) Outputs
    • Single-Shot Capture of up to Four Event Time-Stamps
  • Two 32-Bit Enhanced Quadrature Encoder Pulse (eQEP) Modules
  • 256-Ball Pb-Free Plastic Ball Grid Array (PBGA) [ZKB Suffix], 1.0-mm Ball Pitch
  • 176-Pin Thin Quad Flat Pack (TQFP) [PTP Suffix], 0.5-mm Pin Pitch
  • Commercial or Automotive Temperature
  • Applications
    • Networking
    • High-Speed Encoding
    • Professional Audio™
  • Software Support
    • TI DSP/BIOS™
    • Chip Support Library and DSP Library
  • 375-MHz TMS320C674x Fixed- and Floating-Point VLIW DSP Core
    • Load-Store Architecture with Nonaligned Support
    • 64 General-Purpose Registers (32-Bit)
    • Six ALU (32- and 40-Bit) Functional Units
      • Supports 32-Bit Integer, SP (IEEE Single Precision/32-Bit) and DP (IEEE Double Precision/64-Bit) Floating Point
      • Supports up to Four SP Additions Per Clock, Four DP Additions Every 2 Clocks
      • Supports up to Two Floating Point (SP or DP) Reciprocal Approximation (RCPxP) and Square-Root Reciprocal Approximation (RSQRxP) Operations Per Cycle
    • Two Multiply Functional Units
      • Mixed-Precision IEEE Floating Point Multiply Supported up to:
        • 2 SP x SP -> SP Per Clock
        • 2 SP x SP -> DP Every Two Clocks
        • 2 SP x DP -> DP Every Three Clocks
        • 2 DP x DP -> DP Every Four Clocks
      • Fixed-Point Multiply Supports Two 32 x 32-Bit Multiplies, Four 16 x 16-Bit Multiplies, or Eight 8 x 8-Bit Multiplies per Clock Cycle, and Complex Multiples
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Hardware Support for Modulo Loop
      Operation
    • Protected Mode Operation
    • Exceptions Support for Error Detection and Program Redirection
  • C674x Instruction Set Features
    • Superset of the C67x+ and C64x+ ISAs
    • 3000 MIPS and 2250 MFLOPS C674x
    • Byte-Addressable (8-, 16-, 32-, and 64-Bit Data)
    • 8-Bit Overflow Protection
    • Bit-Field Extract, Set, Clear
    • Normalization, Saturation, Bit-Counting
    • Compact 16-Bit Instructions
  • C674x Two-Level Cache Memory Architecture
    • 32KB of L1P Program RAM/Cache
    • 32KB of L1D Data RAM/Cache
    • 128KB of L2 Unified Mapped RAM/Cache
    • Flexible RAM/Cache Partition (L1 and L2)
  • Enhanced Direct Memory Access Controller 3 (EDMA3):
    • 2 Transfer Controllers
    • 32 Independent DMA Channels
    • 8 Quick DMA Channels
    • Programmable Transfer Burst Size
  • 3.3-V LVCMOS I/Os
  • Two External Memory Interfaces:
    • EMIFA
      • NOR (8-Bit-Wide Data)
      • NAND (8-Bit-Wide Data)
    • EMIFB
      • 16-bit SDRAM, up to 128MB
  • Two Configurable 16550-Type UART Modules:
    • UART0 with Modem Control Signals
    • 16-Byte FIFO
    • 16x or 13x Oversampling Option
  • One Serial Peripheral Interface (SPI) with One Chip Select
  • Multimedia Card (MMC)/Secure Digital (SD)
  • Two Master and Slave Inter-Integrated Circuit (I2C Bus™)
  • Programmable Real-Time Unit Subsystem (PRUSS)
    • Two Independent Programmable Real-Time Unit (PRU) Cores
      • 32-Bit Load-Store RISC Architecture
      • 4KB of Instruction RAM per Core
      • 512 Bytes of Data RAM per Core
      • PRUSS can be Disabled Through Software to Save Power
      • Register 30 of each PRU is Exported from the Subsystem in Addition to the Normal R31 Output of the PRU Cores
    • Standard Power-Management Mechanism
      • Clock Gating
      • Entire Subsystem Under a Single PSC Clock Gating Domain
    • Dedicated Interrupt Controller
    • Dedicated Switched Central Resource
  • Two Multichannel Audio Serial Ports (McASPs):
    • Supports TDM, I2S, and Similar Formats
    • FIFO Buffers for Transmit and Receive
  • 10/100 Mbps RMII Ethernet Media Access Controller (EMAC):
    • IEEE 802.3 Compliant (3.3-V I/O Only)
    • RMII Media-Independent Interface
    • Management Data I/O (MDIO) Module
  • One 64-Bit General-Purpose Timer (Configurable as Two 32-Bit Timers)
  • One 64-Bit General-Purpose Watchdog Timer (Configurable as Two 32-Bit Timers)
  • Three Enhanced Pulse Width Modulators (eHRPWMs):
    • Dedicated 16-Bit Time-Base Counter with Period and Frequency Control
    • 6 Single Edge, 6 Dual Edge Symmetric, or 3 Dual Edge Asymmetric Outputs
    • Dead-Band Generation
    • PWM Chopping by High-Frequency Carrier
    • Trip Zone Input
  • Three 32-Bit Event Capture (eCAP) Modules:
    • Configurable as 3 Capture Inputs or 3 Auxiliary Pulse Width Modulator (APWM) Outputs
    • Single-Shot Capture of up to Four Event Time-Stamps
  • Two 32-Bit Enhanced Quadrature Encoder Pulse (eQEP) Modules
  • 256-Ball Pb-Free Plastic Ball Grid Array (PBGA) [ZKB Suffix], 1.0-mm Ball Pitch
  • 176-Pin Thin Quad Flat Pack (TQFP) [PTP Suffix], 0.5-mm Pin Pitch
  • Commercial or Automotive Temperature

The C6743 device is a low-power digital signal processor based on C674x DSP core. The device consumes significantly lower power than other members of the TMS320C6000™ platform of DSPs.

The C6743 device enables original-equipment manufacturers (OEMs) and original-design manufacturers (ODMs) to quickly bring to market devices featuring high processing performance.

The C6743 DSP core uses a two-level cache-based architecture. The Level 1 program cache (L1P) is a 32-KB direct mapped cache and the Level 1 data cache (L1D) is a 32-KB 2-way set-associative cache. The Level 2 program cache (L2P) consists of a 128-KB of memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two.

The peripheral set includes: a 10/100 Mbps Ethernet MAC (EMAC) with a management data input/output (MDIO) module; two I2C Bus interfaces; two multichannel audio serial ports (McASPs) with 14/9 serializers and FIFO buffers; two 64-bit general-purpose timers each configurable (one configurable as watchdog); up to 8 banks of 16 pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; two UART interfaces (one with both RTS and CTS); three enhanced high-resolution pulse width modulator (eHRPWM) peripherals; three 32-bit enhanced capture (eCAP) module peripherals which can be configured as 3 capture inputs or 3 auxiliary pulse width modulator (APWM) outputs; two 32-bit enhanced quadrature encoded pulse (eQEP) peripherals; and 2 external memory interfaces (EMIFs): an asynchronous external memory interface (EMIFA) for slower memories or peripherals, and a higher speed memory interface (EMIFB) for SDRAM.

The Ethernet Media Access Controller (EMAC) provides an efficient interface between the C6743 and the network. The EMAC supports both 10Base-T and 100Base-TX, or 10 Mbps and 100 Mbps in either half- or full-duplex mode. Additionally, an MDIO interface is available for PHY configuration.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.

The C6743 device is a low-power digital signal processor based on C674x DSP core. The device consumes significantly lower power than other members of the TMS320C6000™ platform of DSPs.

The C6743 device enables original-equipment manufacturers (OEMs) and original-design manufacturers (ODMs) to quickly bring to market devices featuring high processing performance.

The C6743 DSP core uses a two-level cache-based architecture. The Level 1 program cache (L1P) is a 32-KB direct mapped cache and the Level 1 data cache (L1D) is a 32-KB 2-way set-associative cache. The Level 2 program cache (L2P) consists of a 128-KB of memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two.

The peripheral set includes: a 10/100 Mbps Ethernet MAC (EMAC) with a management data input/output (MDIO) module; two I2C Bus interfaces; two multichannel audio serial ports (McASPs) with 14/9 serializers and FIFO buffers; two 64-bit general-purpose timers each configurable (one configurable as watchdog); up to 8 banks of 16 pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; two UART interfaces (one with both RTS and CTS); three enhanced high-resolution pulse width modulator (eHRPWM) peripherals; three 32-bit enhanced capture (eCAP) module peripherals which can be configured as 3 capture inputs or 3 auxiliary pulse width modulator (APWM) outputs; two 32-bit enhanced quadrature encoded pulse (eQEP) peripherals; and 2 external memory interfaces (EMIFs): an asynchronous external memory interface (EMIFA) for slower memories or peripherals, and a higher speed memory interface (EMIFB) for SDRAM.

The Ethernet Media Access Controller (EMAC) provides an efficient interface between the C6743 and the network. The EMAC supports both 10Base-T and 100Base-TX, or 10 Mbps and 100 Mbps in either half- or full-duplex mode. Additionally, an MDIO interface is available for PHY configuration.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.
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TI からの限定的な設計サポートが利用可能

この製品を使用する既存のプロジェクトで、TI による限定的な設計サポートが利用可能です。該当する場合は、関連する資料、ソフトウェア、ツールはこちらの製品ページに掲載されています。この製品を使用する既存の設計で、TI による限定的な設計サポートが利用可能です。TI E2E™ サポート フォーラムで、制限付きの設計サポートをご請求ください。

技術資料

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* データシート TMS320C6743 Fixed- and Floating-Point Digital Signal Processor データシート (Rev. D) PDF | HTML 2014/06/17
* ユーザー・ガイド OMAP-L137 C6000 DSP+ARM Processor Technical Reference Manual (Rev. D) 2016/09/21
* ユーザー・ガイド TMS320C6743 DSP Technical Reference Manual (Rev. D) 2016/09/21
* エラッタ TMS320C6743 Fixed/Floating-Point DSP SE (Silicon Revs 3.0, 2.1, 2.0, 1.1, & 1.0) (Rev. G) 2014/06/17
アプリケーション・ノート How to Migrate CCS 3.x Projects to the Latest CCS (Rev. A) PDF | HTML 2021/05/19
ユーザー・ガイド SYS/BIOS (TI-RTOS Kernel) User's Guide (Rev. V) 2020/06/01
アプリケーション・ノート Using DSPLIB FFT Implementation for Real Input and Without Data Scaling PDF | HTML 2019/06/11
アプリケーション・ノート Programming PLL Controllers on OMAP-L1x8/C674x/AM18xx PDF | HTML 2019/04/25
アプリケーション・ノート TMS320C6747/45/43 Power Consumption Summary 2019/04/23
アプリケーション・ノート General Hardware Design/BGA PCB Design/BGA PDF | HTML 2019/02/22
アプリケーション・ノート McASP Design Guide - Tips, Tricks, and Practical Examples 2019/01/10
アプリケーション・ノート Plastic Ball Grid Array [PBGA] Application Note (Rev. B) 2015/08/13
ユーザー・ガイド System Analyzer User's Guide (Rev. F) 2013/11/18
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 7.4 User's Guide (Rev. U) 2012/08/21
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 7.4 User's Guide (Rev. W) 2012/08/21
アプリケーション・ノート Using the TMS320C6747/45/43 Bootloader (Rev. C) 2012/06/01
アプリケーション・ノート Using the OMAP-L1x7 Bootloader (Rev. G) 2012/06/01
アプリケーション・ノート Introduction to TMS320C6000 DSP Optimization 2011/10/06
ユーザー・ガイド TMS320C674x/OMAP-L1x Processor Peripherals Overview Reference Guide (Rev. F) 2011/09/14
ホワイト・ペーパー Software and Hardware Design Challenges Due to Dynamic Raw NAND Market 2011/05/19
ユーザー・ガイド TMS320C674x DSP Megamodule Reference Guide (Rev. A) 2010/08/03
ユーザー・ガイド TMS320C674x DSP CPU and Instruction Set User's Guide (Rev. B) 2010/07/30
アプリケーション・ノート OMAP-L137 TMS320C6747/6745/6743 Pin Multiplexing Utility (Rev. A) 2009/09/26
アプリケーション・ノート TMS320C6747/45/43 Complementary Products 2009/09/23
ホワイト・ペーパー Efficient Fixed- and Floating-Point Code Execution on the TMS320C674x Core 2009/06/24
アプリケーション・ノート TMS320C6747/45/43 & OMAP-L1x7 USB Downstream Host Compliance Testing 2009/03/12
アプリケーション・ノート TMS320C6747/45/43 & OMAP-L1x7 USB Upstream Device Compliance Testing 2009/03/12
アプリケーション・ノート TMS320C674x/OMAP-L1x USB Compliance Checklist 2009/03/12
ユーザー・ガイド TMS320C674x DSP Cache User's Guide (Rev. A) 2009/02/11

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

TMDSOSKL137 — OMAP-L137/TMS320C6747 浮動小数点スタータ・キット

OMAP-L137/TMS320C6747 浮動小数点スタータ・キットは、TI が Spectrum Digital Inc. と協力して開発した、低コストの開発プラットフォームです。このプラットフォームは、TI の OMAP-L13x アプリケーション・プロセッサと TMS320C674x 固定小数点 / 浮動小数点 DSP (TMS320C6747、TMS320C6745、TMS320C6743) をベースにする高精度アプリケーションの開発期間を短縮できる設計を採用しています。PC とは USB で接続して使用します。プラグ・アンド・プレイ機能が有効です。経験の有無に関わらず、評価基板 (...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
デバッグ・プローブ

TMDSEMU200-U — XDS200 USB デバッグ プローブ

XDS200 は、TI の組込みデバイスのデバッグに使用するデバッグ プローブ (エミュレータ) です。大半のデバイスでは、より新しく低コストな XDS110 (www.ti.com/tool/TMDSEMU110-U) の使用が推奨されます。XDS200 は、単一のポッドで IEEE1149.1、IEEE1149.7、SWD などの幅広い規格をサポートします。すべての XDS デバッグ プローブは、ETB (Embedded Trace Buffer、組込みトレース バッファ) 搭載のすべての Arm® と DSP プロセッサに対し、コア トレースとシステム トレースをサポートしています。

(...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
デバッグ・プローブ

TMDSEMU560V2STM-U — XDS560™ ソフトウェア v2 システム トレース USB デバッグ プローブ

XDS560v2 は、XDS560™ デバッグ プローブ ファミリの中で最高の性能を提供し、従来型の JTAG 規格（IEEE1149.1）と、cJTAG（IEEE1149.7）の両方をサポートしています。  シリアル ワイヤ デバッグ (SWD) はサポートしていないことに注意してください。

すべての XDS デバッグ プローブは、ETB（Embedded Trace Buffer、組込みトレース バッファ）搭載のすべての ARM と DSP プロセッサに対し、コア トレースとシステム トレースをサポートしています。  ピンのトレースには、XDS560v2 PRO TRACE が必要です。

(...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
デバッグ・プローブ

LB-3P-TRACE32-DSP — デジタル信号プロセッサ（DSP）用 Lauterbach TRACE32デバッグおよびトレースシステム

Lauterbach‘s TRACE32® tools are a suite of leading-edge hardware and software components that enables developers to analyze, optimize and certify all kinds of single- or multi-core Digital Signal processors (DSPs) which are a popular choice for audio and video processing as well as radar data (...)

購入先：Lauterbach GmbH
サポート対象の製品とハードウェア
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-C6747 — TI-RTOS をサポートする、C6747 プロセッサ向けプロセッサ SDK

プロセッサ SDK (ソフトウェア開発キット) は、TI の組込みプロセッサを対象にした統合ソフトウェア プラットフォームであり、セットアップが簡単で、ベンチマークとデモにすぐにアクセスできます。  プロセッサ SDK はいずれも TI の広範な製品ラインアップに対応しており、複数のデバイス間でのソフトウェアのシームレスな再利用や移行が可能です。  プロセッサ SDK と TI の組込みプロセッサ ソリューションにより、スケーラブルなプラットフォーム ソリューションの開発が極めて容易になります。

C6747、C6745、C6743 向けのプロセッサ SDK は、TI-RTOS オペレーティング (...)

サポート対象の製品とハードウェア
IDE (統合開発環境)、コンパイラ、またはデバッガ

CCSTUDIO — Code Composer Studio 統合開発環境（IDE）

CCStudio™ IDE is part of TI's extensive CCStudio™ development ecosystem and is an integrated development environment for TI's microcontrollers, processors, wireless connectivity devices, and radar sensors. CCStudio IDE is available as desktop or cloud-based applications. The cloud version (...)

サポート対象の製品とハードウェア
ドライバまたはライブラリ

AEC-AER — アコースティック・エコー・キャンセレーション/除去、TI C64x+、C674x、C55x および Cortex(tm)A8 プロセッサ用 - 現在即時入手可能

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)

サポート対象の製品とハードウェア
ドライバまたはライブラリ

C64X-DSPLIB — Download TMS320C64x DSP Library

TMS320C6000 Digital Signal Processor Library (DSPLIB) は、Cプログラマー向けのプラットフォーム最適化DSP関数ライブラリです。これは、計算集約的なリアルタイム アプリケーションで一般的に使用される、C言語から呼び出し可能な汎用信号処理ルーチンを含んでいます。これらのルーチンを使用することで、同等の標準ANSI C言語コードよりも高いパフォーマンスを実現できます。DSPLIBは、すぐに使えるDSP関数をソースコード付きで提供することで、アプリケーション開発期間を大幅に短縮できます。

ベンチマークを参照してください：各DSP コアのベンチマーク

サポート対象の製品とハードウェア
ドライバまたはライブラリ

C67X-DSPLIB — Download TMS320C67x DSP Library

TMS320C6000 Digital Signal Processor Library (DSPLIB) は、Cプログラマー向けのプラットフォーム最適化DSP関数ライブラリです。これは、計算集約的なリアルタイム アプリケーションで一般的に使用される、C言語から呼び出し可能な汎用信号処理ルーチンを含んでいます。これらのルーチンを使用することで、同等の標準ANSI C言語コードよりも高いパフォーマンスを実現できます。DSPLIBは、すぐに使えるDSP関数をソースコード付きで提供することで、アプリケーション開発期間を大幅に短縮できます。

ベンチマークを参照してください：各DSP コアのベンチマーク

サポート対象の製品とハードウェア
ドライバまたはライブラリ

C67X-MATHLIB — DSP Math ライブラリ、C67x 用、浮動小数点デバイス

The Texas Instruments math library is an optimized floating-point math function library for C programmers using TI floating point devices. These routines are typically used in computationally intensive real-time applications where optimal execution speed is critical. By using these routines instead (...)
サポート対象の製品とハードウェア
ドライバまたはライブラリ

FAXLIB — C66x、C64x+、および C55x プロセッサ用 FAX ライブラリ（FAXLIB）

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)

サポート対象の製品とハードウェア
ドライバまたはライブラリ

SPRC264 — TMS320C5000/6000 イメージ ライブラリ（IMGLIB）

C5000/6000 画像処理ライブラリ（IMGLIB）は、C言語プログラマ向けの最適化された画像/ビデオ処理関数ライブラリです。これは、計算負荷の高いリアルタイム アプリケーションで通常使用される、C言語から呼び出し可能な汎用の画像/動画処理ルーチンを含んでいます。これらのルーチンを使用することで、同等の標準ANSI C言語コードよりも高いパフォーマンスを実現できます。IMGLIBは、すぐに使えるDSP関数をソースコード付きで提供することで、アプリケーション開発期間を大幅に短縮できます。

ベンチマークを参照してください：各DSP コアのベンチマーク

サポート対象の製品とハードウェア
ドライバまたはライブラリ

VOLIB — ボイス・ライブラリ（VoLIB）、C66x、C64x+、および C55x プロセッサ用

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)

サポート対象の製品とハードウェア
ソフトウェア・コーデック

ADT-3P-DSPVOIPCODECS — Adaptive Digital Technologies 社の DSP VOIP、スピーチ / オーディオ・コーデック

Adaptive Digital is a developer of voice quality enhancement algorithms, and best-in-class acoustic echo cancellation software that work with TI DSPs. Adaptive Digital has extensive experience in the algorithm development, implementation, optimization and configuration tuning. They provide (...)
購入先：Adaptive Digital Technologies, Inc.
サポート対象の製品とハードウェア
シミュレーション・モデル

C6743 PTP BSDL Model (Rev. B)

SPRM385 (5 KB) - BSDL モデル
サポート対象の製品とハードウェア
シミュレーション・モデル

C6743 PTP IBIS Model (Rev. B)

SPRM388B.ZIP (109 KB) - IBIS モデル
サポート対象の製品とハードウェア
シミュレーション・モデル

C6743 ZKB BSDL Model (Rev. B)

SPRM386 (5 KB) - BSDL モデル
サポート対象の製品とハードウェア
シミュレーション・モデル

C6743 ZKB IBIS Model (Rev. B)

SPRM387B.ZIP (176 KB) - IBIS モデル
サポート対象の製品とハードウェア
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
PBGA (ZKB) 256 Ultra Librarian
HLQFP (PTP) 176 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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