製品詳細

DSP type 1 C64x DSP (max) (MHz) 400, 500, 600, 700 CPU 32-/64-bit Operating system DSP/BIOS, VLX Ethernet MAC 10/100 Rating Catalog Operating temperature range (°C) 0 to 90
DSP type 1 C64x DSP (max) (MHz) 400, 500, 600, 700 CPU 32-/64-bit Operating system DSP/BIOS, VLX Ethernet MAC 10/100 Rating Catalog Operating temperature range (°C) 0 to 90
BGA (ZDU) 376 529 mm² 23 x 23 NFBGA (ZWT) 361 256 mm² 16 x 16
  • Get started today with production-ready, easy-to-use audio and video codecs for digital media processors based on DaVinci™ technology. Also available are various O/S Board Support Packages and software updates. All codecs are available for FREE evaluation. REQUEST FREE SOFTWARE!
  • High-Performance Digital Media Processor (DM6433)
    • 2.5-, 2-, 1.67, 1.51-, 1.43-ns Instruction Cycle Time
    • 400-, 500-, 600-, 660-, 700-MHz C64x+™ Clock Rate
    • Eight 32-Bit C64x+ Instructions/Cycle
    • 3200, 4000, 4800, 5280, 5600 MIPS
    • Fully Software-Compatible With C64x
    • Commercial and Automotive (Q or S suffix) Grades
    • Low-Power Device (L suffix)
  • VelociTI.2™ Extensions to VelociTI™ Advanced Very-Long-Instruction-Word (VLIW) TMS320C64x+™ DSP Core
    • Eight Highly Independent Functional Units With VelociTI.2 Extensions:
      • Six ALUs (32-/40-Bit), Each Supports Single 32-Bit, Dual 16-Bit, or Quad 8-Bit Arithmetic per Clock Cycle
      • Two Multipliers Support Four 16 × 16-Bit Multiplies (32-Bit Results) per Clock Cycle or Eight 8 × 8-Bit Multiplies (16-Bit Results) per Clock Cycle
    • Load-Store Architecture With Non-Aligned Support
    • 64 32-Bit General-Purpose Registers
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Additional C64x+™ Enhancements
      • Protected Mode Operation
      • Exceptions Support for Error Detection and Program Redirection
      • Hardware Support for Modulo Loop Auto-Focus Module Operation
    • C64x+ Instruction Set Features
      • Byte-Addressable (8-/16-/32-/64-Bit Data)
      • 8-Bit Overflow Protection
      • Bit-Field Extract, Set, Clear
      • Normalization, Saturation, Bit-Counting
      • VelociTI.2 Increased Orthogonality
      • C64x+ Extensions
        • Compact 16-bit Instructions
        • Additional Instructions to Support Complex Multiplies
    • C64x+ L1/L2 Memory Architecture
      • 256K-Bit (32K-Byte) L1P Program RAM/Cache [Flexible Allocation]
      • 640K-Bit (80K-Byte) L1D Data RAM/Cache [Flexible Allocation]
      • 1M-Bit (128K-Byte) L2 Unified Mapped RAM/Cache [Flexible Allocation]
    • Supports Little Endian Mode Only
    • Video Processing Subsystem (VPSS)
      • Front End Provides (Resizer Only):
        • Resize Images From 1/4× to 4×
        • Separate Horizontal and Vertical Control
      • Back End Provides:
        • Hardware On-Screen Display (OSD)
        • Four 54-MHz DACs for a Combination of
          • Composite NTSC/PAL Video
          • Luma/Chroma Separate Video (S-video)
          • Component (YPbPr or RGB) Video (Progressive)
        • Digital Output
          • 8-/16-bit YUV or up to 24-Bit RGB
          • HD Resolution
          • Up to 2 Video Windows
    • External Memory Interfaces (EMIFs)
      • 32-Bit DDR2 SDRAM Memory Controller With 256M-Byte Address Space (1.8-V I/O)
        • Supports up to 333-MHz (data rate) bus and interfaces to DDR2-400 SDRAM
      • Asynchronous 8-Bit Wide EMIF (EMIFA) With up to 64M-Byte Address Reach
        • Flash Memory Interfaces
          • NOR (8-Bit-Wide Data)
          • NAND (8-Bit-Wide Data)
    • Enhanced Direct-Memory-Access (EDMA) Controller (64 Independent Channels)
    • Two 64-Bit General-Purpose Timers (Each Configurable as Two 32-Bit Timers)
    • One 64-Bit Watch Dog Timer
    • One UART With RTS and CTS Flow Control
    • Master/Slave Inter-Integrated Circuit (I2C Bus™)
    • One Multichannel Buffered Serial Port (McBSP0)
      • I2S and TDM
      • AC97 Audio Codec Interface
      • SPI
      • Standard Voice Codec Interface (AIC12)
      • Telecom Interfaces - ST-Bus, H-100
      • 128 Channel Mode
    • Multichannel Audio Serial Port (McASP0)
      • Four Serializers and SPDIF (DIT) Mode
    • 16-Bit Host-Port Interface (HPI)
    • 32-Bit 33-MHz, 3.3-V Peripheral Component Interconnect (PCI) Master/Slave Interface
    • 10/100 Mb/s Ethernet MAC (EMAC)
      • IEEE 802.3 Compliant
      • Supports Media Independent Interface (MII)
      • Management Data I/O (MDIO) Module
    • VLYNQ™ Interface (FPGA Interface)
    • Three Pulse Width Modulator (PWM) Outputs
    • On-Chip ROM Bootloader
    • Individual Power-Savings Modes
    • Flexible PLL Clock Generators
    • IEEE-1149.1 (JTAG™) Boundary-Scan-Compatible
    • Up to 111 General-Purpose I/O (GPIO) Pins (Multiplexed With Other Device Functions)
    • Packages:
      • 361-Pin Pb-Free PBGA Package (ZWT Suffix), 0.8-mm Ball Pitch
      • 376-Pin Plastic BGA Package (ZDU Suffix), 1.0-mm Ball Pitch
    • 0.09-µm/6-Level Cu Metal Process (CMOS)
    • 3.3-V and 1.8-V I/O, 1.2-V Internal (-7/-6/-5/-4/-L/-Q6/-5Q/-4Q)
    • 3.3-V and 1.8-V I/O, 1.05-V Internal (-7/-6/-5/-4/-L/-Q5)
    • Applications:
      • Digital Media
      • Networked Media Decode

All trademarks are the property of their respective owners.

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    • 2.5-, 2-, 1.67, 1.51-, 1.43-ns Instruction Cycle Time
    • 400-, 500-, 600-, 660-, 700-MHz C64x+™ Clock Rate
    • Eight 32-Bit C64x+ Instructions/Cycle
    • 3200, 4000, 4800, 5280, 5600 MIPS
    • Fully Software-Compatible With C64x
    • Commercial and Automotive (Q or S suffix) Grades
    • Low-Power Device (L suffix)
  • VelociTI.2™ Extensions to VelociTI™ Advanced Very-Long-Instruction-Word (VLIW) TMS320C64x+™ DSP Core
    • Eight Highly Independent Functional Units With VelociTI.2 Extensions:
      • Six ALUs (32-/40-Bit), Each Supports Single 32-Bit, Dual 16-Bit, or Quad 8-Bit Arithmetic per Clock Cycle
      • Two Multipliers Support Four 16 × 16-Bit Multiplies (32-Bit Results) per Clock Cycle or Eight 8 × 8-Bit Multiplies (16-Bit Results) per Clock Cycle
    • Load-Store Architecture With Non-Aligned Support
    • 64 32-Bit General-Purpose Registers
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Additional C64x+™ Enhancements
      • Protected Mode Operation
      • Exceptions Support for Error Detection and Program Redirection
      • Hardware Support for Modulo Loop Auto-Focus Module Operation
    • C64x+ Instruction Set Features
      • Byte-Addressable (8-/16-/32-/64-Bit Data)
      • 8-Bit Overflow Protection
      • Bit-Field Extract, Set, Clear
      • Normalization, Saturation, Bit-Counting
      • VelociTI.2 Increased Orthogonality
      • C64x+ Extensions
        • Compact 16-bit Instructions
        • Additional Instructions to Support Complex Multiplies
    • C64x+ L1/L2 Memory Architecture
      • 256K-Bit (32K-Byte) L1P Program RAM/Cache [Flexible Allocation]
      • 640K-Bit (80K-Byte) L1D Data RAM/Cache [Flexible Allocation]
      • 1M-Bit (128K-Byte) L2 Unified Mapped RAM/Cache [Flexible Allocation]
    • Supports Little Endian Mode Only
    • Video Processing Subsystem (VPSS)
      • Front End Provides (Resizer Only):
        • Resize Images From 1/4× to 4×
        • Separate Horizontal and Vertical Control
      • Back End Provides:
        • Hardware On-Screen Display (OSD)
        • Four 54-MHz DACs for a Combination of
          • Composite NTSC/PAL Video
          • Luma/Chroma Separate Video (S-video)
          • Component (YPbPr or RGB) Video (Progressive)
        • Digital Output
          • 8-/16-bit YUV or up to 24-Bit RGB
          • HD Resolution
          • Up to 2 Video Windows
    • External Memory Interfaces (EMIFs)
      • 32-Bit DDR2 SDRAM Memory Controller With 256M-Byte Address Space (1.8-V I/O)
        • Supports up to 333-MHz (data rate) bus and interfaces to DDR2-400 SDRAM
      • Asynchronous 8-Bit Wide EMIF (EMIFA) With up to 64M-Byte Address Reach
        • Flash Memory Interfaces
          • NOR (8-Bit-Wide Data)
          • NAND (8-Bit-Wide Data)
    • Enhanced Direct-Memory-Access (EDMA) Controller (64 Independent Channels)
    • Two 64-Bit General-Purpose Timers (Each Configurable as Two 32-Bit Timers)
    • One 64-Bit Watch Dog Timer
    • One UART With RTS and CTS Flow Control
    • Master/Slave Inter-Integrated Circuit (I2C Bus™)
    • One Multichannel Buffered Serial Port (McBSP0)
      • I2S and TDM
      • AC97 Audio Codec Interface
      • SPI
      • Standard Voice Codec Interface (AIC12)
      • Telecom Interfaces - ST-Bus, H-100
      • 128 Channel Mode
    • Multichannel Audio Serial Port (McASP0)
      • Four Serializers and SPDIF (DIT) Mode
    • 16-Bit Host-Port Interface (HPI)
    • 32-Bit 33-MHz, 3.3-V Peripheral Component Interconnect (PCI) Master/Slave Interface
    • 10/100 Mb/s Ethernet MAC (EMAC)
      • IEEE 802.3 Compliant
      • Supports Media Independent Interface (MII)
      • Management Data I/O (MDIO) Module
    • VLYNQ™ Interface (FPGA Interface)
    • Three Pulse Width Modulator (PWM) Outputs
    • On-Chip ROM Bootloader
    • Individual Power-Savings Modes
    • Flexible PLL Clock Generators
    • IEEE-1149.1 (JTAG™) Boundary-Scan-Compatible
    • Up to 111 General-Purpose I/O (GPIO) Pins (Multiplexed With Other Device Functions)
    • Packages:
      • 361-Pin Pb-Free PBGA Package (ZWT Suffix), 0.8-mm Ball Pitch
      • 376-Pin Plastic BGA Package (ZDU Suffix), 1.0-mm Ball Pitch
    • 0.09-µm/6-Level Cu Metal Process (CMOS)
    • 3.3-V and 1.8-V I/O, 1.2-V Internal (-7/-6/-5/-4/-L/-Q6/-5Q/-4Q)
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    • Applications:
      • Digital Media
      • Networked Media Decode

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The TMS320C64x+™ DSPs (including the TMS320DM6433 device) are the highest-performance fixed-point DSP generation in the TMS320C6000™ DSP platform. The DM6433 device is based on the third-generation high-performance, advanced VelociTI™ very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI), making these DSPs an excellent choice for digital media applications. The C64x+™ devices are upward code-compatible from previous devices that are part of the C6000™ DSP platform. The C64x™ DSPs support added functionality and have an expanded instruction set from previous devices.

Any reference to the C64x DSP or C64x CPU also applies, unless otherwise noted, to the C64x+ DSP and C64x+ CPU, respectively.

With performance of up to 4800 million instructions per second (MIPS) at a clock rate of 600 MHz, the C64x+ core offers solutions to high-performance DSP programming challenges. The DSP core possesses the operational flexibility of high-speed controllers and the numerical capability of array processors. The C64x+ DSP core processor has 64 general-purpose registers of 32-bit word length and eight highly independent functional units-two multipliers for a 32-bit result and six arithmetic logic units (ALUs). The eight functional units include instructions to accelerate the performance in video and imaging applications. The DSP core can produce four 16-bit multiply-accumulates (MACs) per cycle for a total of 2400 million MACs per second (MMACS), or eight 8-bit MACs per cycle for a total of 4800 MMACS. For more details on the C64x+ DSP, see the TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide (literature number SPRU732).

The DM6433 also has application-specific hardware logic, on-chip memory, and additional on-chip peripherals similar to the other C6000 DSP platform devices. The DM6433 core uses a two-level cache-based architecture. The Level 1 program memory/cache (L1P) consists of a 256K-bit memory space that can be configured as mapped memory or direct mapped cache, and the Level 1 data (L1D) consists of a 640K-bit memory space-384K-bit of which is mapped memory and 256K-bit of which can be configured as mapped memory or 2-way set-associative cache. The Level 2 memory/cache (L2) consists of a 1M-bit memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two.

The peripheral set includes: 1 configurable video port; a 10/100 Mb/s Ethernet MAC (EMAC) with a management data input/output (MDIO) module; a 4-bit transmit, 4-bit receive VLYNQ interface; an inter-integrated circuit (I2C) Bus interface; a multichannel buffered serial port (McBSP0); a multichannel audio serial port (McASP0) with 4 serializers; 2 64-bit general-purpose timers each configurable as 2 independent 32-bit timers; 1 64-bit watchdog timer; a user-configurable 16-bit host-port interface (HPI); up to 111-pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; a UART with hardware handshaking support; 3 pulse width modulator (PWM) peripherals; 1 peripheral component interconnect (PCI) [33 MHz]; and 2 glueless external memory interfaces: an asynchronous external memory interface (EMIFA) for slower memories/peripherals, and a higher speed synchronous memory interface for DDR2.

The DM6433 device includes a Video Processing Subsystem (VPSS) with a Video Processing Back-End (VPBE) output.

The Video Processing Back-End (VPBE) is comprised of an On-Screen Display Engine (OSD) and a Video Encoder (VENC). The OSD engine is capable of handling 2 separate video windows and 2 separate OSD windows. Other configurations include 2 video windows, 1 OSD window, and 1 attribute window allowing up to 8 levels of alpha blending. The VENC provides four analog DACs that run at 54 MHz, providing a means for composite NTSC/PAL video, S-Video, and/or Component video output. The VENC also provides up to 24 bits of digital output to interface to RGB888 devices. The digital output is capable of 8/16-bit BT.656 output and/or CCIR.601 with separate horizontal and vertical syncs.

The Resizer accepts image data for separate horizontal and vertical resizing from 1/4x to 4x in increments of 256/N, where N is between 64 and 1024.

The Ethernet Media Access Controller (EMAC) provides an efficient interface between the DM6433 and the network. The DM6433 EMAC support both 10Base-T and 100Base-TX, or 10 Mbits/second (Mbps) and 100 Mbps in either half- or full-duplex mode, with hardware flow control and quality of service (QOS) support.

The Management Data Input/Output (MDIO) module continuously polls all 32 MDIO addresses in order to enumerate all PHY devices in the system.

The I2C and VLYNQ ports allow DM6433 to easily control peripheral devices and/or communicate with host processors.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.

The DM6433 has a complete set of development tools. These include C compilers, a DSP assembly optimizer to simplify programming and scheduling, and a Windows™ debugger interface for visibility into source code

The TMS320C64x+™ DSPs (including the TMS320DM6433 device) are the highest-performance fixed-point DSP generation in the TMS320C6000™ DSP platform. The DM6433 device is based on the third-generation high-performance, advanced VelociTI™ very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI), making these DSPs an excellent choice for digital media applications. The C64x+™ devices are upward code-compatible from previous devices that are part of the C6000™ DSP platform. The C64x™ DSPs support added functionality and have an expanded instruction set from previous devices.

Any reference to the C64x DSP or C64x CPU also applies, unless otherwise noted, to the C64x+ DSP and C64x+ CPU, respectively.

With performance of up to 4800 million instructions per second (MIPS) at a clock rate of 600 MHz, the C64x+ core offers solutions to high-performance DSP programming challenges. The DSP core possesses the operational flexibility of high-speed controllers and the numerical capability of array processors. The C64x+ DSP core processor has 64 general-purpose registers of 32-bit word length and eight highly independent functional units-two multipliers for a 32-bit result and six arithmetic logic units (ALUs). The eight functional units include instructions to accelerate the performance in video and imaging applications. The DSP core can produce four 16-bit multiply-accumulates (MACs) per cycle for a total of 2400 million MACs per second (MMACS), or eight 8-bit MACs per cycle for a total of 4800 MMACS. For more details on the C64x+ DSP, see the TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide (literature number SPRU732).

The DM6433 also has application-specific hardware logic, on-chip memory, and additional on-chip peripherals similar to the other C6000 DSP platform devices. The DM6433 core uses a two-level cache-based architecture. The Level 1 program memory/cache (L1P) consists of a 256K-bit memory space that can be configured as mapped memory or direct mapped cache, and the Level 1 data (L1D) consists of a 640K-bit memory space-384K-bit of which is mapped memory and 256K-bit of which can be configured as mapped memory or 2-way set-associative cache. The Level 2 memory/cache (L2) consists of a 1M-bit memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two.

The peripheral set includes: 1 configurable video port; a 10/100 Mb/s Ethernet MAC (EMAC) with a management data input/output (MDIO) module; a 4-bit transmit, 4-bit receive VLYNQ interface; an inter-integrated circuit (I2C) Bus interface; a multichannel buffered serial port (McBSP0); a multichannel audio serial port (McASP0) with 4 serializers; 2 64-bit general-purpose timers each configurable as 2 independent 32-bit timers; 1 64-bit watchdog timer; a user-configurable 16-bit host-port interface (HPI); up to 111-pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; a UART with hardware handshaking support; 3 pulse width modulator (PWM) peripherals; 1 peripheral component interconnect (PCI) [33 MHz]; and 2 glueless external memory interfaces: an asynchronous external memory interface (EMIFA) for slower memories/peripherals, and a higher speed synchronous memory interface for DDR2.

The DM6433 device includes a Video Processing Subsystem (VPSS) with a Video Processing Back-End (VPBE) output.

The Video Processing Back-End (VPBE) is comprised of an On-Screen Display Engine (OSD) and a Video Encoder (VENC). The OSD engine is capable of handling 2 separate video windows and 2 separate OSD windows. Other configurations include 2 video windows, 1 OSD window, and 1 attribute window allowing up to 8 levels of alpha blending. The VENC provides four analog DACs that run at 54 MHz, providing a means for composite NTSC/PAL video, S-Video, and/or Component video output. The VENC also provides up to 24 bits of digital output to interface to RGB888 devices. The digital output is capable of 8/16-bit BT.656 output and/or CCIR.601 with separate horizontal and vertical syncs.

The Resizer accepts image data for separate horizontal and vertical resizing from 1/4x to 4x in increments of 256/N, where N is between 64 and 1024.

The Ethernet Media Access Controller (EMAC) provides an efficient interface between the DM6433 and the network. The DM6433 EMAC support both 10Base-T and 100Base-TX, or 10 Mbits/second (Mbps) and 100 Mbps in either half- or full-duplex mode, with hardware flow control and quality of service (QOS) support.

The Management Data Input/Output (MDIO) module continuously polls all 32 MDIO addresses in order to enumerate all PHY devices in the system.

The I2C and VLYNQ ports allow DM6433 to easily control peripheral devices and/or communicate with host processors.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.

The DM6433 has a complete set of development tools. These include C compilers, a DSP assembly optimizer to simplify programming and scheduling, and a Windows™ debugger interface for visibility into source code

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
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* エラッタ TMS320DM6437/35/33/31 DMP Silicon Errata (Revs. 1.3 1.2 1.1 & 1.0) (Rev. E) 2011年 8月 12日
アプリケーション・ノート Plastic Ball Grid Array [PBGA] Application Note (Rev. B) 2015年 8月 13日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 7.4 User's Guide (Rev. W) 2012年 8月 21日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 7.4 User's Guide (Rev. U) 2012年 8月 21日
アプリケーション・ノート Using the TMS320DM643x Bootloader (Rev. E) 2012年 3月 23日
アプリケーション・ノート Introduction to TMS320C6000 DSP Optimization 2011年 10月 6日
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ユーザー・ガイド TMS320DM643x DMP Pulse-Width Modulator (PWM) User's Guide (Rev. B) 2010年 8月 5日
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アプリケーション・ノート TMS320DM643x Power Consumption Summary (Rev. C) 2010年 5月 10日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 7.0 User's Guide (Rev. S) 2010年 3月 18日
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ユーザー・ガイド TMS320DM643x DMP Universal Asynchronous Receiver/Transmitter (UART) UG (Rev. C) 2009年 12月 16日
アプリケーション・ノート DM643x DMPを用いたシステム開発ナビゲータ (Rev. A 翻訳版) 2009年 6月 3日
アプリケーション・ノート Common Object File Format (COFF) 2009年 4月 15日
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製品概要 TMS320C6000 高性能 DSP シリーズ プロダクト・ブリテン (Rev. B 翻訳版) 2008年 11月 17日
アプリケーション・ノート 12Vin DM643x Power using Integrated-FET DC/DC Converters and LDO 2008年 10月 9日
アプリケーション・ノート 5Vin DM643x Power using DC/DC Controllers and LDO 2008年 10月 9日
アプリケーション・ノート 5Vin DM643x Power using Integrated-FET DC/DC Converters and LDO 2008年 10月 9日
アプリケーション・ノート 5Vin DM643x Power using a PMIC (Multi-output DC/DC Converter) 2008年 10月 9日
ユーザー・ガイド TMS320DM643x DMP ビデオ・プロセッシング・バック・エンド(VPBE)ユーザーズ・ガイド (Rev. A 翻訳版) 英語版をダウンロード (Rev.A) 2008年 8月 25日
アプリケーション・ノート Migrating from EDMA v2.0 to EDMA v3.0 TMS320C64X DSP (Rev. A) 2008年 8月 21日
アプリケーション・ノート Understanding the Davinci Preview Engine (Rev. A) 2008年 7月 23日
アプリケーション・ノート Understanding TI's PCB Routing Rule-Based DDR Timing Specification (Rev. A) 2008年 7月 17日
アプリケーション・ノート Understanding the Davinci Resizer (Rev. B) 2008年 7月 17日
ユーザー・ガイド TMS320DM643x DMP Host Port Interface (HPI) User's Guide (Rev. D) 2008年 7月 16日
アプリケーション・ノート TMS320DM643x デバイスにおけるVPFE及びVPBEドライバの使い方 (Rev. A 翻訳版) 英語版をダウンロード (Rev.A) 2008年 7月 15日
アプリケーション・ノート TMS320DM643x DSP PCB レイアウトの実装 (Rev. A) 2008年 6月 26日
アプリケーション・ノート TMS320DM643x 消費電力の概略 (Rev. B 翻訳版) 最新の英語版をダウンロード (Rev.C) 2008年 6月 17日
アプリケーション・ノート How to Use the EDMA3 Driver on a TMS320DM643x Device (Rev. A) 2008年 6月 16日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 6.1 User's Guide (Rev. Q) 2008年 5月 15日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 6.1 User's Guide (Rev. O) 2008年 5月 15日
ユーザー・ガイド TMS320C64x+ DSP Image/Video Processing Library (v2.0) Programmer's Reference (Rev. A) 2008年 5月 5日
ユーザー・ガイド TMS320DM643x DMP General-Purpose Input/Output (GPIO) User's Guide (Rev. B) 2008年 3月 18日
ユーザー・ガイド TMS320DM643x DMP I2C(Inter-Integrated Circuit)ペリフェラル ユーザーズ・ガイド (Rev. A 翻訳版) 最新の英語版をダウンロード (Rev.E) 2008年 3月 18日
ユーザー・ガイド TMS320DM643x DMP 非同期外部メモリ・インターフェイス(EMIF)ユーザーズ・ガイド (Rev. A 翻訳版) 最新の英語版をダウンロード (Rev.B) 2008年 3月 18日
ユーザー・ガイド TMS320DM643x DMP Multichannel Audio Serial Port (McASP) User's Guide (Rev. D) 2008年 3月 13日
ユーザー・ガイド TMS320C64x+ DSP Little-Endian Library Programmer's Reference (Rev. B) 2008年 3月 6日
ユーザー・ガイド TMS320DM643x DMP Enhanced DMA (EDMA) Controller User's Guide (Rev. A) 2008年 3月 3日
アプリケーション・ノート TMS320DM643x ブートローダの使い方 (Rev. C 翻訳版) 最新の英語版をダウンロード (Rev.E) 2008年 2月 26日
ユーザー・ガイド TMS320C64x+ DSP メガモジュール リファレンス・ガイド (Rev. H 翻訳版) 最新の英語版をダウンロード (Rev.K) 2007年 10月 1日
ユーザー・ガイド TMS320DM643x DMP VLYNQ Port User's Guide (Rev. B) 2007年 9月 20日
ユーザー・ガイド TMS320DM643x DMP Multichannel Buffered Serial Port (McBSP) User's Guide (Rev. C) 2007年 9月 17日
アプリケーション・ノート TMS320DM643x Pin Multiplexing Utility 2007年 7月 6日
ユーザー・ガイド TMS320DM643x DMP Peripherals Overview Reference Guide (Rev. A) 2007年 6月 25日
製品概要 TMS320C6000 DSP TCP/IP Stack Software (Rev. C) 2007年 4月 4日
製品概要 DaVinci Technology - Digital Video Innovation Product Bulletin (Rev. D) 2007年 2月 13日
その他の技術資料 Overview of DaVinci™ TMS320DM643x Digital Media Portfolio (Rev. B) 2007年 2月 13日
アプリケーション・ノート DaVinci Technology Background and Specifications (Rev. A) 2007年 1月 4日
ユーザー・ガイド TMS320DM643x DMP 64-Bit Timer User's Guide 2006年 12月 18日
ユーザー・ガイド TMS320C64x+ DSP Big-Endian Library Programmer's Reference 2006年 3月 10日
ユーザー・ガイド TMS320C64x+ Image/Video Processing Library Programmer's Reference 2006年 3月 10日
アプリケーション・ノート Migrating from TMS320C64x to TMS320C64x+ (Rev. A) 2005年 10月 20日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページを表示してください。

デバッグ・プローブ

TMDSEMU200-U — XDS200 USB デバッグ・プローブ

XDS200 は、TI の組込みデバイスのデバッグに使用できるデバッグ・プローブ (エミュレータ) です。XDS200 は、低コストの XDS110 と高性能の XDS560v2 に比べて、低コストと良好な性能のバランスを特長としています。単一のポッド (筐体) で、多様な規格 (IEEE1149.1、IEEE1149.7、SWD) をサポートします。すべての XDS デバッグ・プローブは、組込みトレース・バッファ (ETB) を搭載しているすべての Arm® プロセッサと DSP プロセッサで、コア・トレースとシステム・トレースをサポートしています。ピン経由でコア・トレースを実行する場合、 (...)

デバッグ・プローブ

TMDSEMU560V2STM-U — XDS560™ ソフトウェア v2 システム・トレース USB デバッグ・プローブ

XDS560v2 は、XDS560™ ファミリのデバッグ・プローブの中で最高の性能を達成し、従来の JTAG 規格 (IEEE1149.1) と cJTAG (IEEE1149.7) の両方をサポートしています。シリアル・ワイヤ・デバッグ (SWD) をサポートしていないことに注意してください。

すべての XDS デバッグ・プローブは、組み込みトレース・バッファ (ETB) を搭載しているすべての ARM プロセッサと DSP プロセッサで、コア・トレースとシステム・トレースをサポートしています。ピン経由でコア・トレースを実行する場合、XDS560v2 PRO TRACE が必要です。

(...)

デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

アプリケーション・ソフトウェアとフレームワーク

TMDMFP — マルチメディア・フレームワーク製品(MFP)- コーデック・エンジン、フレームワーク・コンポーネントおよび XDAIS

Multimedia Framework Products (MFP)

A major advantage of programmable DSPs over fixed-function devices is their ability to accelerate multiple multimedia functions in a single device. TI multimedia framework products are designed to enable users to easily share a DSP between algorithms by handling (...)

ユーザー・ガイド: PDF
ドライバまたはライブラリ

SPRC122 C62x/C64x Fast Run-Time Support Library

The C62x/64x FastRTS Library is an optimized, floating-point function library for C programmers using either TMS320C62x or TMS320C64x devices. These routines are typically used in computationally intensive real-time applications where optimal execution speed is critical. By replacing the current (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
デジタル信号プロセッサ (DSP)
SM320C6201-EP エンハンスド製品、C6201 固定小数点 DSP SM320C6455-EP エンハンスド製品、C6455 の固定小数点 DSP SMJ320C6201B ミリタリー、固定小数点デジタル・シグナル・プロセッサ SMJ320C6203 ミリタリー・グレード C62x 固定小数点 DSP - セラミック・パッケージ TMS320C6201 固定小数点デジタル・シグナル・プロセッサ TMS320C6202 固定小数点デジタル・シグナル・プロセッサ TMS320C6202B C62x 固定小数点 DSP - 最大 300MHz、384KB TMS320C6203B C62x 固定小数点 DSP - 最大 300MHz、896KB TMS320C6204 固定小数点デジタル・シグナル・プロセッサ TMS320C6205 固定小数点デジタル・シグナル・プロセッサ TMS320C6211B C62x 固定小数点 DSP - 最大 167MHz TMS320C6411 C64x 固定小数点 DSP - 最大 300MHz、McBSP TMS320C6412 C64x 固定小数点 DSP - 最大 720MHz、McBSP と McASP と I2cC とイーサネット搭載 TMS320C6414 C64x 固定小数点 DSP - 最大 720MHz、McBSP 搭載 TMS320C6414T C64x 固定小数点 DSP - 最大 1GHz、McBSP 搭載 TMS320C6415 C64x 固定小数点 DSP - 最大 720MHz、McBSP と PCI 搭載 TMS320C6415T C64x 固定小数点 DSP - 最大 850MHz、McBSP と PCI 搭載 TMS320C6416 C64x 固定小数点 DSP - 最大 720MHz、McBSP と PCI と VCP/TCP 搭載 TMS320C6416T C64x 固定小数点 DSP - 最大 850MHz、McBSP と PCI と VCP/TCP 搭載 TMS320C6421 C64x+ 固定小数点 DSP - 最大 600MHz、8 ビット EMIFA (非同期 EMIF) と 16 ビット DDR2 SDRAM 搭載 TMS320C6421Q C64x+ 固定小数点 DSP - 最大 600MHz、8 ビット EMIFA (非同期 EMIF) と 16 ビット DDR2 搭載 TMS320C6424 C64x+ 固定小数点 DSP - 最大 600MHz、16/8 ビット EMIFA (非同期 EMIF) と 32/16 ビット DDR2 SDRAM 搭載 TMS320C6424Q C64x+ 固定小数点 DSP - 最大 600MHz、16/8 ビット EMIFA (非同期 EMIF) と 32/16 ビット DDR2 搭載 TMS320C6452 C64x+ 固定小数点 DSP - 最大 900MHz、1Gbps イーサネット搭載 TMS320C6454 C64x+ 固定小数点 DSP - 最大 1GHz、64 ビット EMIFA (非同期 EMIF) と 32/16 ビット DDR2 と 1Gbps イーサネット搭載 TMS320C6455 C64x+ 固定小数点 DSP - 最大 1.2GHz、64 ビット EMIFA (非同期 EMIF) と 32/16 ビット DDR2 と 1Gbps イーサネット搭載 TMS320C6457 通信インフラ・デジタル・シグナル・プロセッサ TMS320C6474 マルチコア・デジタル・シグナル・プロセッサ TMS320DM640 ビデオ / 画像処理向け固定小数点デジタル・シグナル・プロセッサ TMS320DM641 ビデオ / 画像処理向け固定小数点デジタル・シグナル・プロセッサ TMS320DM642 ビデオ / 画像処理向け固定小数点デジタル・シグナル・プロセッサ TMS320DM642Q ビデオ / イメージング向け、固定小数点デジタル シグナル プロセッサ TMS320DM6431 デジタル・メディア・プロセッサ TMS320DM6431Q 最大 2400MIPS、300MHz クロック・レート、デジタル・メディア・プロセッサ TMS320DM6433 デジタル・メディア・プロセッサ TMS320DM6435 デジタル・メディア・プロセッサ TMS320DM6435Q 最大 4800MIPS、600MHz クロック・レート、1 x McASP、1 x McBSP 搭載、デジタル・メディア・プロセッサ TMS320DM6437 デジタル・メディア・プロセッサ TMS320DM6437Q 最大 4800MIPS、600MHz クロック・レート、1 x McASP、2 x McBSP 搭載、デジタル・メディア・プロセッサ TMS320DM6441 DaVinci デジタル・メディア・システムオンチップ TMS320DM6443 DaVinci デジタル・メディア・システムオンチップ TMS320DM6446 DaVinci デジタル・メディア・システムオンチップ
ドライバまたはライブラリ

TELECOMLIB — テレコムおよびメディア向けライブラリ - FAXLIB、VoLIB および AEC/AER、TMS320C64x+ および TMS320C55x プロセッサ用

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)
ソフトウェア・コーデック

TMDXDAISXDM — eXpressDSP アルゴリズム・スタンダード – xDAIS デベロッパーズ・キットと xDM

xDAIS and xDM

The eXpressDSP™ Algorithm Interoperability Standard (xDAIS) and the eXpressDSP Digital Media (xDM) standard fully leverage the ability of DSPs to perform a wide range of multimedia functions on a single device. eXpressDSP compliance is achieved by adhering to these standards. To (...)

ユーザー・ガイド: PDF
シミュレーション・モデル

DM6433 ZDU BSDL Model (Rev. A)

SPRM229A.ZIP (10 KB) - BSDL Model
シミュレーション・モデル

DM6433 ZDU IBIS Model (Rev. B)

SPRM235B.ZIP (267 KB) - IBIS Model
シミュレーション・モデル

DM6433 ZWT BSDL Model (Rev. A)

SPRM228A.ZIP (10 KB) - BSDL Model
シミュレーション・モデル

DM6433 ZWT IBIS Model (Rev. B)

SPRM234B.ZIP (267 KB) - IBIS Model
設計ツール

PROCESSORS-3P-SEARCH — Arm® ベースの MPU、Arm ベースのマイコン、DSP に対応するサードパーティ各社を検索するためのツール

TI は複数の企業と提携し、TI の各種プロセッサを使用した幅広いソフトウェア、ツール、SOM (システム・オン・モジュール) を提供する方法で、量産までの開発期間短縮を支援しています。この検索ツールをダウンロードすると、サード・パーティーの各種ソリューションを手早く参照し、お客様のニーズに適したサード・パーティーを見つけることができます。掲載されている各種ソフトウェア、ツール、モジュールの製造と管理を実施しているのは、TI (テキサス・インスツルメンツ) ではなく独立系サード・パーティー各社です。

検索ツールは、製品の種類別に以下の分類を採用しています。

  • ツールに該当するのは、IDE (...)
パッケージ ピン数 ダウンロード
BGA (ZDU) 376 オプションの表示
NFBGA (ZWT) 361 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 材料 (内容)
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートが活用可能

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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