제품 상세 정보

Sample rate (max) (Msps) 1600 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating HiRel Enhanced Product Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57.4 ENOB (bit) 9 SFDR (dB) 64 Operating temperature range (°C) -55 to 125 Input buffer Yes
Sample rate (max) (Msps) 1600 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating HiRel Enhanced Product Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57.4 ENOB (bit) 9 SFDR (dB) 64 Operating temperature range (°C) -55 to 125 Input buffer Yes
FCCSP (ALR) 144 100 mm² 10 x 10
  • High reliability enhanced product:
    • Controlled Baseline
    • One Assembly and Test Site
    • One Fabrication Site
    • –55°C to 125°C Temperature Range
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability
  • ADC Core:
    • Resolution: 12 Bit
    • Maximum sampling rate: 1.6 GSPS
    • Non-interleaved architecture
    • Internal dither reduces high-order harmonics
  • Performance specifications (–1 dBFS):
    • SNR (100 MHz): 57.4 dBFS
    • ENOB (100 MHz): 9.1 Bits
    • SFDR (100 MHz): 64 dBc
    • Noise floor (–20 dBFS): –147 dBFS
  • Full-scale input voltage: 800 mVPP-DIFF
  • Full-power input bandwidth: 6 GHz
  • JESD204C Serial data interface:
    • Support for 2 to 8 total SerDes lanes
    • Maximum baud-rate: 17.16 Gbps
    • 64B/66B and 8B/10B encoding modes
    • Subclass-1 support for deterministic latency
    • Compatible with JESD204B receivers
  • Optional internal sampling clock generation
    • Internal PLL and VCO (7.2–8.2 GHz)
  • SYSREF Windowing eases synchronization
  • Four clock outputs simplify system clocking
    • Reference clocks for FPGA or adjacent ADC
    • Reference clock for SerDes transceivers
  • Timestamp input and output for pulsed systems
  • Power consumption (1 GSPS): 1.9W
  • Power supplies: 1.1 V, 1.9 V
  • High reliability enhanced product:
    • Controlled Baseline
    • One Assembly and Test Site
    • One Fabrication Site
    • –55°C to 125°C Temperature Range
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability
  • ADC Core:
    • Resolution: 12 Bit
    • Maximum sampling rate: 1.6 GSPS
    • Non-interleaved architecture
    • Internal dither reduces high-order harmonics
  • Performance specifications (–1 dBFS):
    • SNR (100 MHz): 57.4 dBFS
    • ENOB (100 MHz): 9.1 Bits
    • SFDR (100 MHz): 64 dBc
    • Noise floor (–20 dBFS): –147 dBFS
  • Full-scale input voltage: 800 mVPP-DIFF
  • Full-power input bandwidth: 6 GHz
  • JESD204C Serial data interface:
    • Support for 2 to 8 total SerDes lanes
    • Maximum baud-rate: 17.16 Gbps
    • 64B/66B and 8B/10B encoding modes
    • Subclass-1 support for deterministic latency
    • Compatible with JESD204B receivers
  • Optional internal sampling clock generation
    • Internal PLL and VCO (7.2–8.2 GHz)
  • SYSREF Windowing eases synchronization
  • Four clock outputs simplify system clocking
    • Reference clocks for FPGA or adjacent ADC
    • Reference clock for SerDes transceivers
  • Timestamp input and output for pulsed systems
  • Power consumption (1 GSPS): 1.9W
  • Power supplies: 1.1 V, 1.9 V

ADC12QJ1600-EP is a quad channel, 12-bit, 1.6 GSPS analog-to-digital converters (ADC). Low power consumption, high sampling rate and 12-bit resolution makes the device suited for a variety of multi-channel communications systems.

Full-power input bandwidth (-3 dB) of 6 GHz enables direct RF sampling of of L-band and S-band.

A number of clocking features are included to relax system hardware requirements, such as an internal phase-locked loop (PLL) with integrated voltage-controlled oscillator (VCO) to generate the sampling clock. Four clock outputs are provided to clock the logic and SerDes of the FPGA or ASIC. A timestamp input and output is provided for pulsed systems.

JESD204C serialized interface decreases system size by reducing the amount of printed circuit board (PCB) routing. Interface modes support from 2 to 8 lanes (dual and quad channel devices) or 1 to 4 lanes (for the single channel device), with SerDes baud-rates up to 17.16 Gbps, to allow the optimal configuration for each application.

ADC12QJ1600-EP is a quad channel, 12-bit, 1.6 GSPS analog-to-digital converters (ADC). Low power consumption, high sampling rate and 12-bit resolution makes the device suited for a variety of multi-channel communications systems.

Full-power input bandwidth (-3 dB) of 6 GHz enables direct RF sampling of of L-band and S-band.

A number of clocking features are included to relax system hardware requirements, such as an internal phase-locked loop (PLL) with integrated voltage-controlled oscillator (VCO) to generate the sampling clock. Four clock outputs are provided to clock the logic and SerDes of the FPGA or ASIC. A timestamp input and output is provided for pulsed systems.

JESD204C serialized interface decreases system size by reducing the amount of printed circuit board (PCB) routing. Interface modes support from 2 to 8 lanes (dual and quad channel devices) or 1 to 4 lanes (for the single channel device), with SerDes baud-rates up to 17.16 Gbps, to allow the optimal configuration for each application.

다운로드 스크립트와 함께 비디오 보기 동영상

관심 가지실만한 유사 제품

open-in-new 대안 비교
비교 대상 장치보다 업그레이드된 기능을 지원하는 즉각적 대체품
신규 ADC12QJ1600-SP 활성 RHA(방사능 손상 방지 보증), 300krad, 12비트, 쿼드 채널, 1.6 GSPS ADC ADC12QJ1600-SP has space qualification and screening completed similar to QML Y.
비교 대상 장치와 동일한 기능을 지원하는 핀 대 핀
ADC12QJ1600 활성 JESD204C 인터페이스와 통합 샘플 클록 생성기를 지원하는 쿼드 채널, 12비트, 1.6GSPS ADC The industrial ADC12QJ1600 is pin-for-pin with the -Q100, -SP and -EP versions.
ADC12QJ1600-Q1 활성 JESD204C 인터페이스를 지원하는 오토모티브, 쿼드 채널, 12비트, 1.6GSPS ADC The automotive ADC12QJ1600-Q1 is pin-for-pin with the -EP version.

기술 자료

star =TI에서 선정한 이 제품의 인기 문서
검색된 결과가 없습니다. 검색어를 지우고 다시 시도하십시오.
1개 모두 보기
유형 직함 날짜
* Data sheet ADC12QJ1600-EP Quad Channel 1.6-GSPS, 12-Bit, Analog-to-Digital Converter (ADC) with JESD204C Interface datasheet (Rev. A) PDF | HTML 2022/12/07

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

ADC12QJ1600EVM — JESD204C 인터페이스를 지원하는 ADC12QJ1600-Q1 4채널 12비트, 1.6GSPS ADC 평가 모듈

ADC12QJ1600 평가 모듈(EVM)은 ADC12QJ1600-Q1 제품을 평가하는 데 사용합니다. ADC12QJ1600-Q1은 저전력, 12비트, 쿼드 채널, 1.6 GSPS ADC(아날로그-디지털 컨버터)로 버퍼 아날로그 입력과 온칩 PLL이 포함된 일체형 디지털 다운 컨버터를 지원하며 JESD204B/C 인터페이스를 사용합니다. EVM에는 광범위한 신호 소스 및 주파수를 수용할 수 있는 변압기 결합 아날로그 입력이 있습니다.

LMK04828 JESD204B/C 클록 생성기가 EVM에 포함되어 있으며, 초저지터 ADC 장치 (...)

사용 설명서: PDF
TI.com에서 구매 불가
평가 보드

TSW12QJ1600EVM — ADC12QJ1600-Q1 8채널(2개의 동기화된 4채널) 12비트 1.6GSPS JESD204C 인터페이스 ADC 평가 모듈

TSW12QJ1600 평가 모듈(EVM)은 다양한 프런트 엔드 옵션을 갖춘 ADC12QJ1600-Q1 ADC(아날로그-디지털 컨버터)를 평가하는 데 사용됩니다. ADC12QJ1600-Q1은 4개의 아날로그 입력 채널을 사용하여 최대 1.6 GSPS(초당 기가 샘플링 속도)에서 작동할 수 있는 12비트 ADC입니다.

이 설계에는 동일한 PCB(인쇄 회로 기판)에 2개의 ADC12QJ1600-Q1 장치가 있으며, 이 장치는 다중 ADC 동기화와 결정적 지연 시간을 시연하고 다양한 프론트 엔드 옵션(AC 결합 변압기, LMH32401을 (...)

사용 설명서: PDF
TI.com에서 구매 불가
시뮬레이션 모델

ADC12QJ1600 IBIS-AMI Model

SBAM512.ZIP (68 KB) - IBIS-AMI Model
시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
패키지 CAD 기호, 풋프린트 및 3D 모델
FCCSP (ALR) 144 Ultra Librarian

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

콘텐츠는 TI 및 커뮤니티 기고자에 의해 "있는 그대로" 제공되며 TI의 사양으로 간주되지 않습니다. 사용 약관을 참조하십시오.

품질, 패키징, TI에서 주문하는 데 대한 질문이 있다면 TI 지원을 방문하세요. ​​​​​​​​​​​​​​

동영상