CDC111
- Low-Output Skew for Clock-Distribution Applications
- Differential Low-Voltage Pseudo-ECL (LVPECL)-Compatible Inputs and Outputs
- Distributes Differential Clock Inputs to Nine Differential Clock Outputs
- Output Reference Voltage, VREF, Allows Distribution From a Single-Ended Clock Input
- Single-Ended LVPECL-Compatible Output Enable
- Packaged in Plastic Chip Carrier
The differential LVPECL clock-driver circuit distributes one pair of differential LVPECL clock inputs (CLKIN, CLKIN\) to nine pairs of differential clock (Y, Y\) outputs with minimum skew for clock distribution. It is specifically designed for driving 50-
transmission lines.
When the output-enable (OE\) is low, the nine differential outputs switch at the same frequency as the differential clock inputs. When OE\ is high, the nine differential outputs are in static states (Y outputs are in the low state, Y\ outputs are in the high state).
The VREF output can be strapped to the CLKIN\ input for a single-ended CLKIN input.
The CDC111 is characterized for operation from 0°C to 70°C.
기술 문서
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모두 보기3 | 유형 | 직함 | 날짜 | ||
|---|---|---|---|---|
| * | Data sheet | 1-Line To 9-Line Differential LVPECL Clock Driver datasheet (Rev. G) | 1999/08/28 | |
| Application note | AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C) | 2007/10/17 | ||
| Application note | DC-Coupling Between Differential LVPECL, LVDS, HSTL, and CML | 2003/02/19 |
설계 및 개발
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시뮬레이션 툴
PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®
TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.
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| 패키지 | 핀 | 다운로드 |
|---|---|---|
| PLCC (FN) | 28 | 옵션 보기 |
주문 및 품질
포함된 정보:
- RoHS
- REACH
- 디바이스 마킹
- 납 마감/볼 재질
- MSL 등급/피크 리플로우
- MTBF/FIT 예측
- 물질 성분
- 인증 요약
- 지속적인 신뢰성 모니터링
포함된 정보:
- 팹 위치
- 조립 위치