CDCVF2310-EP
- High-Performance 1:10 Clock Driver
- Operates up to 200 MHz at VDD 3.3 V
- Pin-to-Pin Skew < 100 ps at VDD 3.3 V
- VDD Range: 2.3 V to 3.6 V
- Output Enable Glitch Suppression
- Distributes One Clock Input to Two Banks of Five Outputs
- 25-Ω On-Chip Series Damping Resistors
- Packaged in 24-Pin TSSOP
The CDCVF2310 is a high-performance, low-skew clock buffer that operates up to 200 MHz. Two banks of five outputs each provide low-skew copies of CLK. After power up, the default state of the outputs is low regardless of the state of the control pins. For normal operation, the outputs of bank 1Y[0:4] or 2Y[0:4] can be placed in a low state when the control pins (1G or 2G, respectively) are held low and a negative clock edge is detected on the CLK input. The outputs of bank 1Y[0:4] or 2Y[0:4] can be switched into the buffer mode when the control pins (1G and 2G) are held high and a negative clock edge is detected on the CLK input. The device operates in a 2.5-V and 3.3-V environment. The built-in output enable glitch suppression ensures a synchronized output enable sequence to distribute full period clock signals.
The CDCVF2310 is characterized for operation from –55°C to 125°C.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | CDCVF2310-EP 2.5-V to 3.3-V High Performance Clock Buffer datasheet | 2012. 12. 28 | ||
| * | 방사능 및 안정성 보고서 | CDCVF2310MPWEP Relability Report | 2016. 2. 9 | ||
| * | 방사능 및 안정성 보고서 | CDCVF2310MPWREP Reliability Report | 2016. 2. 9 | ||
| * | VID | CDCVF2310-EP VID V6213603 | 2016. 6. 21 |
설계 및 개발
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CLOCK-TREE-ARCHITECT — 클록 트리 아키텍트 프로그래밍 소프트웨어
클록 트리 아키텍트는 시스템 요구 사항에 따라 클록 트리 솔루션을 생성하여 설계 프로세스를 간소화하는 클록 트리 합성 툴입니다. 이 툴은 광범위한 클로킹 제품 데이터베이스에서 데이터를 가져와 시스템 수준의 다중 칩 클로킹 솔루션을 생성합니다.
| 패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
|---|---|---|
| TSSOP (PW) | 24 | Ultra Librarian |
주문 및 품질
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