LMK5B12212
- Ultra-low jitter BAW VCO based Ethernet clocks
- 13fs typical RMS jitter at 625MHz with 4MHz 1st order high-pass filter (HPF)
- 24fs typical RMS jitter at 312.5MHz with 4MHz 1st order HPF
- 42fs typical/ 60fs maximum RMS jitter at 312.5MHz
- 47fs typical/ 65fs maximum RMS jitter at 156.25MHz
-
1 high-performance Digital Phase Locked Loop (DPLL) with 2 Analog Phase Locked Loops (APLLs)
- Programmable DPLL loop filter bandwidth from 1mHz to 4kHz
- < 1ppt DCO frequency adjustment step size
- 2 differential or single-ended DPLL inputs
- 1Hz (1PPS) to 800MHz input frequency
- Digital Holdover and Hitless Switching
- 12 differential outputs with programmable HSDS, AC-LVPECL, LVDS and HSCL formats
- Up to 16 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT0_P/N, OUT1_P/N, GPIO1 and GPIO2 and 10 differential outputs on OUT2_P/N to OUT11_P/N
- 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
- PCIe Gen 1 to 6 compliant
- I2C or 3-wire/4-wire SPI
The LMK5B12212 is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of ethernet-based networking applications with < 5ns timing accuracy (class D).
The network synchronizer integrates a DPLL to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and no external loop filters, maximizing flexibility and ease of use. The DPLL phase locks an integrated APLL to the provided reference input.
APLL1 features an ultra high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology (known as the BAW APLL) and can generate 312.5MHz output clocks with 42fs typical / 60fs maximum RMS jitter irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 provides for a second frequency and/or synchronization domain.
Reference validation circuitry monitors the DPLL reference clocks and performs a hitless switch between inputs upon detecting a switchover event. Zero-Delay Mode (ZDM) and phase cancellation can be enabled to control the phase relationship from input to outputs.
The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 | |
|---|---|---|---|---|---|---|
| * | 데이터 시트 | LMK5B12212 1-DPLL 2-APLL 2-IN 12-OUT Network Synchronizer With BAW VCO for Ethernet-Based Networking Applications datasheet | PDF | HTML | 2024. 11. 21 | ||
| 애플리케이션 노트 | Termination Guidelines for Differential and Single-Ended Signals | PDF | HTML | 2025. 12. 10 | |||
| 사용 설명서 | LMK5B12212 Programmer's Guide (Rev. A) | PDF | HTML | 2025. 11. 17 | |||
| 애플리케이션 노트 | Oscillator Power Considerations for PLL Devices | PDF | HTML | 2025. 10. 30 | |||
| 인증서 | LMK5B12212EVM EU Declaration of Conformity (DoC) | PDF | HTML | 2023. 9. 29 |
설계 및 개발
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LMK5B12212EVM — LMK5B12212 평가 모듈
LMK5B12212는은 LMK5B12212 네트워크 클록 제너레이터 및 싱크로나이저에 대한 평가 모듈(EVM)입니다. 이 EVM은 장치 평가, 규정 준수 테스트 및 시스템 프로토타이핑에 활용할 수 있습니다. LMK5B12212는 3개의 아날로그 PLL(APLL) 및 3개의 디지털 PLL(DPLL)을 프로그래머블 루프 대역폭에 결합합니다. 이 EVM에는 클록 입력, 오실레이터 입력 및 클록 출력을 위한 SMA 커넥터가 포함되어 있어 50Ω 테스트 장비와 상호 작용합니다. 온보드 TCXO를 이용하면 LMK5B12212를 자유 실행, (...)
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CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.
| 패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
|---|---|---|
| VQFN (RGC) | 64 | Ultra Librarian |
주문 및 품질
권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.