제품 상세 정보

Function Clock network synchronizer Number of outputs 14 RMS jitter (fs) 47 Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Output type CML, LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Features JESD204B Rating Catalog Operating temperature range (°C) -40 to 105 Number of input channels 4
Function Clock network synchronizer Number of outputs 14 RMS jitter (fs) 47 Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Output type CML, LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Features JESD204B Rating Catalog Operating temperature range (°C) -40 to 105 Number of input channels 4
VQFN (RGC) 64 81 mm² 9 x 9
  • Ultra-low jitter BAW VCO based Wireless clocks
    • 40fs typical/ 57fs maximum RMS jitter at 491.52MHz
    • 50fs typical/ 62fs maximum RMS jitter at 245.76MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Four differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 14 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 18 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 12 differential outputs on OUT[13:2]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature
  • Ultra-low jitter BAW VCO based Wireless clocks
    • 40fs typical/ 57fs maximum RMS jitter at 491.52MHz
    • 50fs typical/ 62fs maximum RMS jitter at 245.76MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Four differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 14 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 18 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 12 differential outputs on OUT[13:2]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature

The LMK5C33414A is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of wireless communications and infrastructure applications.

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology. The BAW APLL can generate 491.52MHz output clocks with 40fs typical / 60fs maximum RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 (conventional LC VCOs) provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.

The LMK5C33414A is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of wireless communications and infrastructure applications.

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology. The BAW APLL can generate 491.52MHz output clocks with 40fs typical / 60fs maximum RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 (conventional LC VCOs) provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.

다운로드 스크립트와 함께 비디오 보기 동영상

기술 자료

star =TI에서 선정한 이 제품의 인기 문서
검색된 결과가 없습니다. 검색어를 지우고 다시 시도하십시오.
2개 모두 보기
유형 직함 날짜
* Data sheet LMK5C33414A 3-DPLL 3-APLL 4-IN 14-OUT Network Synchronizer With JED204B/JED204C and BAW VCO for Wireless Communications datasheet (Rev. A) PDF | HTML 2025/02/05
EVM User's guide LMK5C33414A Evaluation Module User's Guide PDF | HTML 2023/12/21

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

LMK5C33414AEVM — LMK5C33414A 평가 모듈

LMK5C33414A는 LMK5C33414A 네트워크 클록 제너레이터 및 싱크로나이저에 대한 평가 모듈(EVM)입니다. 이 EVM은 장치 평가, 규정 준수 테스트 및 시스템 프로토타이핑에 활용할 수 있습니다.  LMK5C33414A는 3개의 아날로그 PLL(APLL) 및 3개의 디지털 PLL(DPLL)을 프로그래머블 루프 대역폭에 결합합니다. 이 EVM에는 클록 입력, 오실레이터 입력 및 클록 출력을 위한 SMA 커넥터가 포함되어 있어 50Ω 테스트 장비와 상호 작용합니다. 온보드 TCXO를 이용하면 LMK5C33414A를 자유 (...)

사용 설명서: PDF | HTML
TI.com에서 구매 불가
시뮬레이션 모델

LMK5B33216 Family IBIS model

SNAM295.ZIP (239 KB) - IBIS Model
설계 툴

CLOCK-PERFDATA-DESIGN Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
지원되는 제품 및 하드웨어

지원되는 제품 및 하드웨어

제품
클록 네트워크 싱크로나이저
LMK5B33216 16개 출력, DPLL 및 APLL 3개, 네트워크 싱크로나이저, 일체형 2.5GHz BAW(벌크 탄성파) VCO 포함 LMK5B33414 14 출력, DPLL 및 APLL 3개, 네트워크 싱크로나이저, 일체형 2.5GHz BAW(벌크 탄성파) VCO 포함 LMK5C33414AS1 BAW VCO IEEE-1588를 지원하는 DPLL 3개, APLL 3개, 입력 4개 및 출력 14개 네트워크 싱크로나이저 LMK5C33414A JESD204B/C 및 BAW VCO가 있는 DPLL 3개, APLL 3개, 입력 4개 및 출력 14개 네트워크 싱크로나이저 LMK5C33216A JESD204B/C 및 BAW VCO가 있는 DPLL 3개, APLL 3개, 입력 2개 및 출력 16개 네트워크 싱크로나이저 LMK5C33216AS1 BAW VCO IEEE-1588를 지원하는 DPLL 3개, APLL 3개, 입력 2개 및 출력 16개 네트워크 싱크로나이저 LMK5C22212A BAW VCO를 지원하는 DPLL 3개, APLL 2개, 입력 2개 및 출력 12개 네트워크 싱크로나이저  LMK5C22212AS1 BAW VCO 및 IEEE-1588를 지원하는 DPLL 3개, APLL 2개, 입력 2개 및 출력 12개 네트워크 싱크로나이저
소프트웨어
애플리케이션 소프트웨어 및 프레임워크
TICSPRO-SW 텍사스 인스트루먼트 클록 및 신시사이저(TICS) Pro 소프트웨어
다운로드 옵션
시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
패키지 CAD 기호, 풋프린트 및 3D 모델
VQFN (RGC) 64 Ultra Librarian

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

콘텐츠는 TI 및 커뮤니티 기고자에 의해 "있는 그대로" 제공되며 TI의 사양으로 간주되지 않습니다. 사용 약관을 참조하십시오.

품질, 패키징, TI에서 주문하는 데 대한 질문이 있다면 TI 지원을 방문하세요. ​​​​​​​​​​​​​​

동영상