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時鐘抖動清除器

LMK04011

現行

適用 2VPEC/LVPEC 且具 1430 至 1570-MHz VCO:5 輸出的低雜訊抖動清除器

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產品規格表

LMK04011

現行
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產品詳細資料

Number of input channels 2 Number of outputs 5 RMS jitter (fs) 150 Features Integrated VCO Output frequency (min) (MHz) 0.35 Output frequency (max) (MHz) 1570 Output type LVCMOS, LVPECL Input type LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.15 Supply voltage (max) (V) 3.45 Operating temperature range (°C) -40 to 85
Number of input channels 2 Number of outputs 5 RMS jitter (fs) 150 Features Integrated VCO Output frequency (min) (MHz) 0.35 Output frequency (max) (MHz) 1570 Output type LVCMOS, LVPECL Input type LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.15 Supply voltage (max) (V) 3.45 Operating temperature range (°C) -40 to 85
WQFN (RHS) 48 49 mm² 7 x 7

  • Cascaded PLLatinum PLL Architecture

  • PLL1

  • Phase detector rate of up to 40 MHz
  • Integrated Low-Noise Crystal Oscillator Circuit
  • Dual redundant input reference clock with LOS
  • PLL2

  • Normalized [1 Hz] PLL noise floor of -224 dBc/Hz
  • Phase detector rate up to 100 MHz
  • Input frequency-doubler
  • Integrated Low-Noise VCO
  • Ultra-Low RMS Jitter Performance

  • 150 fs RMS jitter (12 kHz – 20 MHz)
  • 200 fs RMS jitter (100 Hz – 20 MHz)
  • LVPECL/2VPECL, LVDS, and LVCMOS outputs
  • Support clock rates up to 1080 MHz
  • Default Clock Output (CLKout2) at power up
  • Five dedicated channel divider and delay blocks
  • Pin compatible family of clocking devices
  • Industrial Temperature Range: -40 to 85 °C
  • 3.15 V to 3.45 V operation
  • Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)

    • Target Applications

  • Data Converter Clocking
  • Wireless Infrastructure
  • Networking, SONET/SDH, DSLAM
  • Medical
  • Military / Aerospace
  • Test and Measurement
  • Video
    •

  • Cascaded PLLatinum PLL Architecture

  • PLL1

  • Phase detector rate of up to 40 MHz
  • Integrated Low-Noise Crystal Oscillator Circuit
  • Dual redundant input reference clock with LOS
  • PLL2

  • Normalized [1 Hz] PLL noise floor of -224 dBc/Hz
  • Phase detector rate up to 100 MHz
  • Input frequency-doubler
  • Integrated Low-Noise VCO
  • Ultra-Low RMS Jitter Performance

  • 150 fs RMS jitter (12 kHz – 20 MHz)
  • 200 fs RMS jitter (100 Hz – 20 MHz)
  • LVPECL/2VPECL, LVDS, and LVCMOS outputs
  • Support clock rates up to 1080 MHz
  • Default Clock Output (CLKout2) at power up
  • Five dedicated channel divider and delay blocks
  • Pin compatible family of clocking devices
  • Industrial Temperature Range: -40 to 85 °C
  • 3.15 V to 3.45 V operation
  • Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)

    • Target Applications

  • Data Converter Clocking
  • Wireless Infrastructure
  • Networking, SONET/SDH, DSLAM
  • Medical
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    The LMK04000 family of precision clock conditioners provides low-noise jitter cleaning, clock multiplication and distribution without the need for high-performance voltage controlled crystal oscillators (VCXO) module. Using a cascaded PLLatinum architecture combined with an external crystal and varactor diode, the LMK04000 family provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

    The cascaded architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or use the integrated crystal oscillator with an external crystal and a varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or crystal used in PLL1.

    The LMK04000 family features dual redundant inputs, five differential outputs, and an optional default-clock upon power up. The input block is equipped with loss of signal detection and automatic or manual selection of the reference clock. Each clock output consists of a programmable divider, a phase synchronization circuit, a programmable delay, and an LVDS, LVPECL, or LVCMOS output buffer. The default startup clock is available on CLKout2 and it can be used to provide an initial clock for the field-programmable gate array (FPGA) or microcontroller that programs the jitter cleaner during the system power up sequence.

    The LMK04000 family of precision clock conditioners provides low-noise jitter cleaning, clock multiplication and distribution without the need for high-performance voltage controlled crystal oscillators (VCXO) module. Using a cascaded PLLatinum architecture combined with an external crystal and varactor diode, the LMK04000 family provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

    The cascaded architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or use the integrated crystal oscillator with an external crystal and a varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or crystal used in PLL1.

    The LMK04000 family features dual redundant inputs, five differential outputs, and an optional default-clock upon power up. The input block is equipped with loss of signal detection and automatic or manual selection of the reference clock. Each clock output consists of a programmable divider, a phase synchronization circuit, a programmable delay, and an LVDS, LVPECL, or LVCMOS output buffer. The default startup clock is available on CLKout2 and it can be used to provide an initial clock for the field-programmable gate array (FPGA) or microcontroller that programs the jitter cleaner during the system power up sequence.

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    設計與開發

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    軟體程式設計工具

    CODELOADER — CodeLoader Device Register Programming v4.19.0

    The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.

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    (...)

    支援產品和硬體

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    產品
    時鐘產生器
    • LMK02000 — 具整合式 PLL 和 3 LVDS / 5 LVPECL 輸出的 1 至 800MHz 精密時脈分配器
    • LMK02002 — 具整合式 PLL 和 4 LVPECL 輸出的 1 至 800MHz 精密時脈分配器
    • LMK03000 — 1185 至 1296-MHz、800fs RMS 抖動、具整合式 VCO 的精密時脈調節器
    • LMK03001 — 具整合式 VCO 的 1470 至 1570-MHz、800-fs RMS 抖動精密時脈調節器
    • LMK03002 — 具整合式 VCO 的 1566 至 1724-MHz、800-fs RMS 抖動精密時脈調節器
    • LMK03033 — 具整合式 VCO 的 1843 至 2160-MHz、800-fs RMS 抖動精密時脈調節器
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    • LMK03806 — 含 14 輸出的超低抖動時脈產生器
    時鐘緩衝器
    • LMK01000 — 具 3 個 LVDS 和 5 個 LVPECL 輸出的 1.6-GHz 高性能時脈緩衝器、分頻器和分配器
    • LMK01010 — 具 8 個 LVDS輸出的 1.6-GHz 高性能時脈緩衝器、分頻器和分配器
    • LMK01020 — 具 8 個 LVPECL 輸出的 1.6-GHz 高性能時脈緩衝器、分頻器和分配器
    • LMK01801 — 雙時脈分配
    時鐘抖動清除器
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    • LMX2485E — 適用 RF 個人通訊的 50MHz 至 3GHz ΔΣ 低功耗雙 PLL
    • LMX2485Q-Q1 — 500MHz 至 3GHz 車用 ΔΣ 低功耗雙 PLL
    • LMX2486 — 適用射頻個人通訊的 1GHz 至 4.5GHz ΔΣ 低功耗雙 PLL
    • LMX2487 — 具 3.0-GHz 整數 PLL 的 1 至 6-GHz ΔΣ 低功耗雙 PLLatinum 頻率合成器
    • LMX2487E — 適用射頻個人通訊的 3-GHz 至 7.5GHz ΔΣ 低功耗雙 PLL
    • LMX2502 — 具整合式 VCO 的頻率合成器系統
    • LMX2522 — 具整合式 VCO 的 PLLatinum 雙頻率合成器系統
    • LMX2531 — 具整合式 VCO 的高效能頻率合成器系統
    • LMX2541 — 具整合式 VCO 的超低雜訊 PLLatinum 頻率合成器
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    硬體開發
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    下載
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    CLOCKDESIGNTOOL — Clock Design Tool Software

    The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)

    支援產品和硬體

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    產品
    時鐘產生器
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    • LMK01010 — 具 8 個 LVDS輸出的 1.6-GHz 高性能時脈緩衝器、分頻器和分配器
    • LMK01020 — 具 8 個 LVPECL 輸出的 1.6-GHz 高性能時脈緩衝器、分頻器和分配器
    • LMK01801 — 雙時脈分配
    時鐘抖動清除器
    • LMK04000 — 具串接 PLL 的精密時脈調節器低雜訊時脈抖動清除器
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    • LMK04101 — 適用 LVCOMS 2VPEC/LVPEC+4 輸出且具整合式 1430 至 1570-MHz VCO:3 輸出的抖動清除器
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    • LMK04228 — 具有雙迴路 PLL 的超低雜訊時鐘抖動清除器
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    • LMK04826 — 具整合式 1840 至1970-MHz VCO0 的超低雜訊 JESD204B 相容時脈抖動消除器
    • LMK04828 — 具整合式 2370 至 2630 MHz VCO0 的超低雜訊 JESD204B 相容時脈抖動消除器。
    • LMK04906 — 具 6 個可編程輸出的超低雜訊時派抖動清除器/倍頻器
    RF PLL 與合成器
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    • LMX2433 — 適用 RF 個人通訊的 3.6-GHz/1.7-GHz PLLatinum 雙高頻合成器
    • LMX2434 — 適用 RF 個人通訊的 5.0-GHz/2.5-GHz PLLatinum 低功耗雙頻率合成器
    • LMX2485 — 適用於 RF 個人通訊的 500MHz 至 3GHz ΔΣ 低功耗雙 PLL
    • LMX2485E — 適用 RF 個人通訊的 50MHz 至 3GHz ΔΣ 低功耗雙 PLL
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