首頁 交換器與多工器 數位解多工器和解碼器
首頁
交換器與多工器
數位解多工器和解碼器

SN74AHCT138Q-Q1

現行

汽車類 3 線路至 8 線路解碼器/解多工器

立即訂購
產品規格表

SN74AHCT138Q-Q1

現行
產品規格表 立即訂購

產品詳細資料

Technology family AHCT Number of channels 1 Operating temperature range (°C) -40 to 125 Rating Automotive Supply current (max) (µA) 40
Technology family AHCT Number of channels 1 Operating temperature range (°C) -40 to 125 Rating Automotive Supply current (max) (µA) 40
SOIC (D) 16 59.4 mm² 9.9 x 6 TSSOP (PW) 16 32 mm² 5 x 6.4 WQFN (BQB) 16 8.75 mm² 3.5 x 2.5
  • Qualified for Automotive Applications
  • EPIC (Enhanced-Performance Implanted CMOS) Process
  • Inputs Are TTL-Voltage Compatible
  • Designed Specifically for High-Speed Memory Decoders and Data-Transmission Systems
  • Incorporates Three Enable Inputs to Simplify Cascading and/or Data Reception
  • Latch-Up Performance Exceeds 250mA Per JESD 17
  • ESD Protection Exceeds 2000V Per MIL-STD-833, Method 3015
  • Qualified for Automotive Applications
  • EPIC (Enhanced-Performance Implanted CMOS) Process
  • Inputs Are TTL-Voltage Compatible
  • Designed Specifically for High-Speed Memory Decoders and Data-Transmission Systems
  • Incorporates Three Enable Inputs to Simplify Cascading and/or Data Reception
  • Latch-Up Performance Exceeds 250mA Per JESD 17
  • ESD Protection Exceeds 2000V Per MIL-STD-833, Method 3015

The SN74AHCT138Q 3-line to 8-line decoder/demultiplexer is designed to be used in high-performance memory-decoding and data-routing applications that require very short propagation-delay times. In high-performance memory systems, this decoder can be used to minimize the effects of system decoding. When employed with high-speed memories utilizing a fast enable circuit, the delay times of this decoder and the enable time of the memory usually are less than the typical access time of the memory. This means that the effective system delay introduced by the decoder is negligible.

The SN74AHCT138Q 3-line to 8-line decoder/demultiplexer is designed to be used in high-performance memory-decoding and data-routing applications that require very short propagation-delay times. In high-performance memory systems, this decoder can be used to minimize the effects of system decoding. When employed with high-speed memories utilizing a fast enable circuit, the delay times of this decoder and the enable time of the memory usually are less than the typical access time of the memory. This means that the effective system delay introduced by the decoder is negligible.
filter 尋找其它 數位解多工器和解碼器
下載 觀看有字幕稿的影片 影片

技術文件

star =TI 所選的此產品重要文件
找不到結果。請清除您的搜尋條件，然後再試一次。
檢視所有 20
重要文件 類型 標題 格式選項 日期
* Data sheet SN74AHCT138Q-Q1 Automotive 3-Line to 8-Line Decoders/Demultiplexers datasheet (Rev. B) PDF | HTML 2024年 3月 28日
Selection guide Logic Guide (Rev. AC) PDF | HTML 2025年 11月 13日
Application note Implications of Slow or Floating CMOS Inputs (Rev. E) 2021年 7月 26日
Selection guide Little Logic Guide 2018 (Rev. G) 2018年 7月 6日
Application note How to Select Little Logic (Rev. A) 2016年 7月 26日
Application note Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
More literature Automotive Logic Devices Brochure 2014年 8月 27日
User guide LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
Product overview Design Summary for WCSP Little Logic (Rev. B) 2004年 11月 4日
Application note Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
Application note Selecting the Right Level Translation Solution (Rev. A) 2004年 6月 22日
Application note Advanced High-Speed CMOS (AHC) Logic Family (Rev. C) 2002年 12月 2日
Application note Texas Instruments Little Logic Application Report 2002年 11月 1日
Application note TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
Design guide AHC/AHCT Designer's Guide February 2000 (Rev. D) 2000年 2月 24日
Product overview Military Advanced High-Speed CMOS Logic (AHC/AHCT) (Rev. C) 1998年 4月 1日
Application note Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
Application note Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
Application note CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
Application note Live Insertion 1996年 10月 1日

設計與開發

如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。

開發板

14-24-LOGIC-EVM — 適用於 14 針腳至 24 針腳 D、DB、DGV、DW、DYY、NS 和 PW 封裝的邏輯產品通用評估模組

14-24-LOGIC-EVM 評估模組 (EVM) 設計用於支援任何 14 針腳至 24 針腳 D、DW、DB、NS、PW、DYY 或 DGV 封裝的任何邏輯裝置。

使用指南: PDF | HTML
TI.com 無法提供
封裝 針腳 CAD 符號、佔位空間與 3D 模型
SOIC (D) 16 Ultra Librarian
TSSOP (PW) 16 Ultra Librarian
WQFN (BQB) 16 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

內含資訊：
  • RoHS
  • REACH
  • 產品標記
  • 鉛塗層/球物料
  • MSL 等級/回焊峰值
  • MTBF/FIT 估算值
  • 材料內容
  • 認證摘要
  • 進行中的可靠性監測
內含資訊：
  • 晶圓廠位置
  • 組裝地點

支援與培訓

內含 TI 工程師技術支援的 TI E2E™ 論壇

以英文檢視所有論壇主題

內容係由 TI 和社群貢獻者依「現狀」提供，且不構成 TI 規範。檢視使用條款。

若有關於品質、封裝或訂購 TI 產品的問題，請參閱 TI 支援。​​​​​​​​​​​​​​

影片