Dieses Referenzdesign zeigt ein praktisches Beispiel von verschachtelten Analog/Digital-Wandlern (ADCs) zur HF-Abtastung, um eine Abtastrate von 12,8 GSPS zu erreichen. Dazu werden zwei ADCs zur HF-Abtastung zeitverschachtelt. Die Verschachtelung erfordert eine Phasenverschiebung zwischen den ADCs, die dieses Referenzdesign mit der Funktion zur Einstellung der rauschlosen Öffnungsverzögerung (tAD Adjust) des ADC12DJ3200 erreicht. Dieses Merkmal wird auch dazu verwendet, typische Abweichungen bei verschachtelten ADCs zu minimieren: zur Maximierung der SNR-, ENOB- und SFDR-Leistung. Dieses Referenzdesign enthält auch einen Taktbaum mit niedrigem Phasenrauschen und JESD204B-Unterstützung. Es wird mit dem Breitband-PLL LMX2594 und dem Synthesizer LMK04828 und Jitter-Cleaner implementiert.
Merkmale
- Abtastrate von bis zu 12,8 GSPS durch zeitverschachtelte 12-Bit-HF-Abtast-ADCs
- Unterstützung für analoge Frontends mit bis zu 6 GHz Bandbreite
- Feinabstimmung der Taktphase (19 fs Auflösung)
- Phasensynchronisierung mehrerer ADCs
- Referenzdesign für ergänzende Stromversorgung mit einem Wirkungsgrad von > 85 % bei 12-V-Eingang
- JESD204B unterstützt acht, 16 oder 32 JESD-Spuren und Datenraten von bis zu 12,8 Gbit/s pro Spur