JAJSHA5B May   2019  – January 2021 DS90UH941AS-Q1

PRODUCTION DATA  

  1. 特長
  2. アプリケーション
  3. 概要
  4. 改訂履歴
  5. 概要 (続き)
  6. ピン構成と機能
    1.     ピン機能
  7. 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 DC 電気的特性
    6. 7.6 AC 電気的特性
    7. 7.7 外部クロック基準の推奨タイミング
    8. 7.8 シリアル制御バスの推奨タイミング
    9. 7.9 タイミング図
  8. 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  DSI レシーバ
        1. 8.3.1.1 DSI の動作モード
          1. 8.3.1.1.1 高速モード
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 グローバル動作タイミング・パラメータ
        2. 8.3.1.2 THS-SKIP の設定
        3. 8.3.1.3 DSI エラーおよびステータス
          1. 8.3.1.3.1 DSI/DPHY のエラー検出および報告
          2. 8.3.1.3.2 DSI プロトコル・エラー検出
          3. 8.3.1.3.3 DSI エラー報告
          4. 8.3.1.3.4 DSI エラー・カウンタ
          5. 8.3.1.3.5 DSI - FPD-Link III バッファのエラー
        4. 8.3.1.4 サポートされる DSI ビデオ形式
      2. 8.3.2  高速フォワード・チャネル・データ転送
      3. 8.3.3  バック・チャネル・データ転送
      4. 8.3.4  FPD-Link III ポート・レジスタ・アクセス
      5. 8.3.5  ビデオ制御信号
      6. 8.3.6  パワーダウン・ピン (PDB)
      7. 8.3.7  シリアル・リンク・フォルトの検出
      8. 8.3.8  割り込みサポート
        1. 8.3.8.1 割り込みピン (INTB)
        2. 8.3.8.2 リモート割り込みピン (REM_INTB)
      9. 8.3.9  GPIO サポート
        1. 8.3.9.1 GPIO[3:0] の設定
        2. 8.3.9.2 バック・チャネルの設定
        3. 8.3.9.3 GPIO_REG[8:5] の設定
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI モードの設定
        2. 8.3.10.2 フォワード・チャネル SPI の動作
        3. 8.3.10.3 リバース・チャネル SPI の動作
      11. 8.3.11 オーディオ・モード
        1. 8.3.11.1 I2S オーディオ・インターフェイス
          1. 8.3.11.1.1 I2S 伝送モード
          2. 8.3.11.1.2 I2S リピータ
          3. 8.3.11.1.3 スプリッタおよびレプリケート・モードでのオーディオ
        2. 8.3.11.2 TDM オーディオ・インターフェイス
      12. 8.3.12 HDCP
        1. 8.3.12.1 HDCP I2S オーディオ暗号化
      13. 8.3.13 組み込みセルフ・テスト (BIST)
        1. 8.3.13.1 BIST の構成と状態
        2. 8.3.13.2 フォワード・チャネルおよびバックワード・チャネルのエラー・チェック
      14. 8.3.14 内部パターン生成
        1. 8.3.14.1 パターンの選択肢
        2. 8.3.14.2 カラー・モード
        3. 8.3.14.3 ビデオ・タイミング・モード
        4. 8.3.14.4 外部タイミング
        5. 8.3.14.5 パターン反転
        6. 8.3.14.6 自動スクロール
        7. 8.3.14.7 追加機能
      15. 8.3.15 EMI 低減機能
        1. 8.3.15.1 SSC の許容入力範囲
    4. 8.4 デバイスの機能モード
      1. 8.4.1 モード選択設定 (MODE_SEL[1:0])
      2. 8.4.2 クロック・モード
        1. 8.4.2.1 DSI クロック・モード
        2. 8.4.2.2 ピクセル・クロック・モード
          1. 8.4.2.2.1 DSI 基準クロック・モード
          2. 8.4.2.2.2 外部基準クロック・モード
          3. 8.4.2.2.3 内部基準クロック
          4. 8.4.2.2.4 独立 2:2 モード用外部基準クロック
      3. 8.4.3 デュアル DSI 入力モード
        1. 8.4.3.1 デュアル DSI 動作要件
        2. 8.4.3.2 デュアル DSI 動作の有効化
        3. 8.4.3.3 デュアル DSI 制御およびステータス
      4. 8.4.4 3D 形式のサポート (シングル DSI 入力)
        1. 8.4.4.1 左 / 右 3D 形式のサポート
        2. 8.4.4.2 交互ライン 3D 形式のサポート
        3. 8.4.4.3 交互ピクセル 3D 形式のサポート
      5. 8.4.5 独立 2:2 モード
        1. 8.4.5.1 独立 2:2 モードの設定
        2. 8.4.5.2 独立 2:2 モードに設定するためのサンプル・コード
        3. 8.4.5.3 93
      6. 8.4.6 FPD-Link III の動作モード
        1. 8.4.6.1 シングル・リンク・モード
        2. 8.4.6.2 デュアル・リンク・モード
        3. 8.4.6.3 レプリケート・モード
        4. 8.4.6.4 スプリッタ・モード
          1. 8.4.6.4.1 DSI 対称型分割
            1. 8.4.6.4.1.1 対称型分割 – 左 / 右
            2. 8.4.6.4.1.2 対称型分割 – 交互ピクセル分割
            3. 8.4.6.4.1.3 対称型分割 – 交互ライン分割
            4. 8.4.6.4.1.4 103
          2. 8.4.6.4.2 DSI 非対称型分割
            1. 8.4.6.4.2.1 クロッピングによる非対称型分割
            2. 8.4.6.4.2.2 DSI の VC-ID による非対称型分割
          3. 8.4.6.4.3 スプリッタ動作の設定
    5. 8.5 プログラミング
      1. 8.5.1 シリアル制御バス
      2. 8.5.2 マルチマスタ調停のサポート
      3. 8.5.3 マルチマスタ動作に関する I2C の制約
      4. 8.5.4 新世代の FPD-Link III デバイスのためのデバイス・レジスタへのマルチマスタ・アクセス
      5. 8.5.5 旧世代の FPD-Link III デバイスのデバイス・レジスタへのマルチマスタ・アクセス
      6. 8.5.6 マルチマスタ動作の制御チャネル方向の制約
    6. 8.6 レジスタ・マップ
      1. 8.6.1 メイン・レジスタ
      2. 8.6.2 DSI ポート 0 およびポート 1 間接レジスタ
      3. 8.6.3 アナログ間接レジスタ
      4. 8.6.4 ポート 0 およびポート 1 パターン・ジェネレータ間接レジスタ
  9. アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 高速相互接続のガイドライン
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
    1. 10.1 VDD 電源
    2. 10.2 パワーアップと初期化
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 グランド
      2. 11.1.2 FPD-Link III 信号トレースの配線
      3. 11.1.3 DSI 信号トレースの配線
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 サポート・リソース
    3. 12.3 商標
    4. 12.4 静電気放電に関する注意事項
    5. 12.5 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

ピン機能

ピンI/O、タイプ説明
名前番号
MIPI DSI 入力ピン
DSI0_D0P58IDSI RX ポート 0 差動データ入力ピン
DEVICE_CFG (0x02h) および BRIDGE_CTL (0x4Fh) レジスタを使って DSI RX を制御します。これらのピンを使用しない場合、グランドに接続するか、未接続ピンにできます。
DSI0_D0N57I
DSI0_D1P56I
DSI0_D1N55I
DSI0_D2P54I
DSI0_D2N53I
DSI0_D3P52I
DSI0_D3N51I
DSI0_CLKP60IDSI RX ポート 0 差動クロック入力ピン
DEVICE_CFG (0x02h) および BRIDGE_CTL (0x4Fh) レジスタを使って DSI RX を制御します。これらのピンを使用しない場合、グランドに接続するか、未接続ピンにできます。
DSI0_CLKN59I
DSI1_D0P6IDSI RX ポート 1 差動データ入力ピン
DEVICE_CFG (0x02h) および BRIDGE_CTL (0x4Fh) レジスタを使って DSI RX を制御します。これらのピンを使用しない場合、グランドに接続するか、未接続ピンにできます。
DSI1_D0N5I
DSI1_D1P4I
DSI1_D1N3I
DSI1_D2P2I
DSI1_D2N1I
DSI1_D3P63I
DSI1_D3N62I
DSI1_CLKP8IDSI RX ポート 1 差動クロック入力ピン
DEVICE_CFG (0x02h) および BRIDGE_CTL (0x4Fh) レジスタを使って DSI RX を制御します。これらのピンを使用しない場合、グランドに接続するか、未接続ピンにできます。
DSI1_CLKN7I
LFDSI49DDSI ループ・フィルタ・ピン
このピンとグランドとの間に 10nF のコンデンサを接続します。
FPD-LINK III インターフェイス・ピン
DOUT0–26I/OFPD-Link III TX ポート 0 ピン
このポートは、FPD-Link III 高速フォワード・チャネル・ビデオおよび制御データを送信し、バック・チャネル制御データを受信します。STP または同軸ケーブルを使用して、互換性のある FPD-Link III デシリアライザ RX と接続できます。I/O は、表 9-1 に従って AC 結合する必要があります。ポートを使わない場合、そのピンを未接続にします。
DOUT0+27I/O
DOUT1–22I/OFPD-Link III TX ポート 1 ピン
このポートは、FPD-Link III 高速フォワード・チャネル・ビデオおよび制御データを送信し、バック・チャネル制御データを受信します。STP または同軸ケーブルを使用して、互換性のある FPD-Link III デシリアライザ RX と接続できます。I/O は、表 9-1 に従って AC 結合する必要があります。ポートを使わない場合、そのピンを未接続にします。
DOUT1+23I/O
LFT20DFPD-Link III ループ・フィルタ・ピン
このピンとグランドとの間に 10nF のコンデンサを接続します。
REFCLK041I、PD外部基準クロック入力ピン
独立 2:2 または非対称スプリッタ・モード時の FPD-Link III ポート 0 の外部基準クロック入力ピンです。このピンは通常、低ジッタのクロック源に接続します。25kΩ の内部プルダウンを備えています。このピンを使わない場合、未接続にするか、GND に接続します。
REFCLK111I、PD独立 2:2 または非対称スプリッタ・モード時の FPD-LINK III ポート 1 の外部基準クロック入力ピン
このピンは通常、低ジッタのクロック源に接続します。25kΩ の内部プルダウンを備えています。このピンを使わない場合、未接続にするか、GND に接続します。
制御ピン
I2C_SDA48I/O、ODI2C データ入出力インターフェイス・ピン
オープン・ドレイン。2.2kΩ~4.7kΩ で 1.8V または 3.3V にプルアップすることを推奨します。(1)
I2C_SCL47I/O、ODI2C クロック入出力インターフェイス・ピン
オープン・ドレイン。2.2kΩ~4.7kΩ で 1.8V または 3.3V にプルアップすることを推奨します。(1)
IDX19I、SI2C シリアル制御バスのデバイス ID アドレス選択設定ピン
表 8-12 に従って分圧器を構成するため、VDD18 への外部プルアップと GND への外部プルダウンを接続します。オープン (未接続) にしないでください。
MODE_SEL018I、Sモード選択 0 設定ピン
表 8-8 と に従って分圧器を構成するため、VDD18 への外部プルアップと GND への外部プルダウンを接続します。
MODE_SEL132I、Sモード選択 1 設定ピン
表 8-8 と に従って分圧器を構成するため、VDD18 への外部プルアップと GND への外部プルダウンを接続します。
PDB31I、PDパワーダウン (反転) 入力ピン。
通常、プルダウン付きのプロセッサ GPIO に接続します。PDB 入力を High にすると、本デバイスは有効化され、内部レジスタとステート・マシンがデフォルト値にリセットされます。PDB 信号を Low にアサートすると、本デバイスの電源がオフになり、消費電力が最小化されます。このピンのデフォルトの機能は PDB = Low です。50kΩ の内部プルダウンが有効化されることでパワーダウンします。電源が印加され、必要な最小限のレベルに達するまで、PDB は Low を維持する必要があります。
PDB = 1、デバイスを有効化 (通常動作)
PDB = 0、デバイスをパワーダウン。
INTB30O、OD割り込み出力ピン
INTB はアクティブ Low のオープン・ドレインであり、ステータス・レジスタによって制御されます。「Topic Link Label8.3.8」を参照してください。
INTB = H、通常動作
INTB = L、割り込み要求
プルアップの推奨値:VDDIO に対して 4.7kΩ。オープン (未接続) のままにしないでください。
REM_INTB10Oリモート割り込み出力ピン
REM_INTB は、リモート・デバイスからの INTB_IN 信号のステータスを直接反映します。このピンのステータスをリセットおよび変更するのに個別のシリアライザ・レジスタを読み出す必要はありません。このピンを使わない場合、未接続にします。
SPI ピン (デュアル FPD-LINK III モード)
MOSI46I/O、PDSPI マスタ出力スレーブ入力ピン
デュアル・リンク・モードでのみ使用できます。D_GPIO0 と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
MISO45I/O、PDSPI マスタ入力スレーブ出力ピン
デュアル・リンク・モードでのみ使用できます。D_GPIO1 と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
SPLK44I/O、PDSPI クロック・ピン
デュアル・リンク・モードでのみ使用できます。D_GPIO2 と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
SS43I/O、PDSPI スレーブ選択ピン
デュアル・リンク・モードでのみ使用できます。D_GPIO3 と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
高速 GPIO ピン
D_GPIO046I/O、PD高速 GPIO0 ピン
デュアル・リンク・モードでのみ使用できます。MOSI と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
D_GPIO145I/O、PD高速 GPIO1 ピン
デュアル・リンク・モードでのみ使用できます。MISO と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
D_GPIO244I/O、PD高速 GPIO2 ピン
デュアル・リンク・モードでのみ使用できます。SPLK と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
D_GPIO343I/O、PD高速 GPIO3 ピン
デュアル・リンク・モードでのみ使用できます。SS と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
GPIO ピン
GPIO014I/O、PD汎用入出力 0 ピン
このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
GPIO115I/O、PD汎用入出力 1 ピン
このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
GPIO238I/O、PD汎用入出力 2 ピン
I2S_DC と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
GPIO339I/O、PD汎用入出力 3 ピン
I2S_DD と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
レジスタ専用 GPIO ピン
GPIO5_REG37I/O、PD汎用入出力 5 ピン
ローカル・レジスタ制御専用。I2S_DB と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
GPIO6_REG36I/O、PD汎用入出力 6 ピン
ローカル・レジスタ制御専用。I2S_DA と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
GPIO7_REG34I/O、PD汎用入出力 7 ピン
ローカル・レジスタ制御専用。I2S_WC と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
GPIO8_REG35I/O、PD汎用入出力 8 ピン
ローカル・レジスタ制御専用。I2S_CLK と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
スレーブ・モード・ローカル I2S チャネル・ピン
I2S_WC34I/O、PDスレーブ・モード I2S ワード・クロック入力ピン
GPIO7_REG と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
I2S_CLK35I/O、PDスレーブ・モード I2S クロック入力ピン
GPIO8_REG と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
I2S_DA36I/O、PDスレーブ・モード I2S データ入力ピン
GPIO6_REG と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
I2S_DB37I/O、PDスレーブ・モード I2S データ入力ピン
GPIO2_REG と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
I2S_DC38I/O、PDスレーブ・モード I2S データ入力ピン
GPIO2 と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
I2S_DD39I/O、PDスレーブ・モード I2S データ入力ピン
GPIO3 と共有されます。このピンを使わない場合、かつデフォルト状態 (25kΩ のプルダウン抵抗が有効) の場合、このピンを未接続ピンにできます。
電源ピンとグランド・ピン
GNDDAPGDAP は、VQFN パッケージの裏側の中央にある大きな金属接触部です。グランド・プレーンに接続します。
VDD1824
61
P1.8V (±5%) 電源ピン
各 VDD ピンと GND との間に 0.1μF または 0.01μF のコンデンサを接続する必要があります。ピン・グループに対して 1μF と 10μF のデカップリングを追加することを推奨します。
VDD11_P017P1.1V (±5%) 電源ピン
各 VDD ピンと GND との間に 0.1μF または 0.01μF のコンデンサを接続する必要があります。ピン・グループに対して 1μF と 10μF のデカップリングを追加することを推奨します。
VDD11_P150P
VDD11_DSI64P1.1V (±5%) 電源ピン
各 VDD ピンと GND との間に 0.1μF または 0.01μF のコンデンサを接続する必要があります。ピン・グループに対して 1μF と 10μF のデカップリングを追加することを推奨します。
VDD11_A12P
VDD11_HS028P
VDD11_HS121P
VDD11_S25P
VDD11_L9
42
P1.1V (±5%) 電源ピン
各 VDD ピンと GND との間に 0.1μF または 0.01μF のコンデンサを接続する必要があります。ピン・グループに対して 1μF と 10μF のデカップリングを追加することを推奨します。
VDDIO16、33P1.8V (±5%) または 3.3V (±10%) LVCMOS I/O 電源ピン
各 VDD ピンと GND との間に 0.1μF または 0.01μF のコンデンサを接続する必要があります。ピン・グループに対して 1μF のデカップリングを追加することを推奨します。1.8V VDDIO オプションを選択する場合、VDDIO と VDD18 は同じ電源から供給する必要があります。
その他のピン
RES029予約済み。GND に接続。
RES140予約済み。未接続にする必要があります。
RES213予約済み。未接続にする必要があります。
最適なプルアップ抵抗値は、I2C 動作モードによって異なります。『I2C バスのプルアップ抵抗値の計算』(SLVA689) を参照してください。
以下に、各ピンの I/O セルの機能の定義を示します。タイプ:
  • I = 入力
  • O = 出力
  • I/O = 入出力
  • OD = オープン・ドレイン
  • PD = 内部プルダウン
  • P、G = 電源、グランド
  • D = 内部 LDO 出力のデカップリング・ピン
  • S = ストラップ入力