JAJSO89B February   2023  – September 2023 LM2005

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 ピン構成と機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 スイッチング特性
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 起動と UVLO
      2. 7.3.2 入力段
      3. 7.3.3 レベル・シフト
      4. 7.3.4 出力段
      5. 7.3.5 グランドより低い SH 過渡電圧
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ブートストラップおよび GVDD コンデンサの選択
        2. 8.2.2.2 外部ゲート・ドライバ抵抗の選択
        3. 8.2.2.3 ドライバの電力損失の推定
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 サード・パーティ製品に関する免責事項
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 ドキュメントの更新通知を受け取る方法
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  13. 12メカニカル、パッケージ、および注文情報

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|8
  • DSG|8
サーマルパッド・メカニカル・データ

7.3.1 起動と UVLO

ハイサイドおよびローサイドのドライバ段は、電源電圧 (VGVDD) およびブートストラップ・コンデンサ電圧 (VBST-SH) を監視する UVLO 保護回路を備えています。UVLO 回路は、外部 MOSFET をターンオンするのに十分な電源電圧が得られるまで各出力を抑制します。また、UVLO ヒステリシスが組み込まれているため、電源電圧変動時のチャタリングを防止します。デバイスの GVDD ピンに電源電圧が印加されると、VGVDD が UVLO スレッショルド (通常は 8V) を超えるまで両方の出力が Low に保持されます。ブートストラップ・コンデンサの UVLO 状態 (VBST–SH) の場合は、ハイサイド出力 (GO) のみがディセーブルされます。

表 7-1 GVDD UVLO ロジック動作
条件 (VBST-SH > VBSTR) INH INL GH GL
デバイス起動中、VGVDD – GND < VGVDDR H L L L
L H L L
H H L L
L L L L
デバイス起動後、VGVDD – GND < VGVDDR – VDDHYS H L L L
L H L L
H H L L
L L L L
表 7-2 BST UVLO ロジック動作
条件 (VGVDD > VGVDDR) INH INL GH GL
デバイス起動中、VBST-SH < VBSTR H L L L
L H L H
H H L H
L L L L
デバイス起動後、VBST-SH < VBSTR – VBSTHYS H L L L
L H L H
H H L H
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