JESD204 technology
Take advantage of an encoded SerDes for optimal synchronization, clock recovery and DC balance with our JESD-compliant products and designs
What is JESD204?
JESD204 technology is a standardized serial interface between data converters (ADCs and DACs) and logic devices (FPGAs or ASICs) which uses encoding for SerDes synchronization, clock recovery and DC balance. Our JESD-compliant products and designs help you significantly improve the performance of high-density systems across a variety of JESD204B and JESD204C application areas.
Why choose TI for your JESD204 system?
Achieve lower system cost
Access free of charge, our JESD204 rapid design IP for use with our high-speed data converters including support from our JESD204 experts.
Flexible and easy to use
Start using fewer FPGA resources, with pre-configurable and optimizable firmware specifically for your FPGA platform, data converter and JESD204 mode.
Accelerate design time
Reduce your design cycle time with support from our knowledgable engineers, to help you to configure the IP for your exact mode.
Our free firmware expedites development time
Die Schnelldesign-IP JESD204 für FPGAs, die mit Highspeed-Datenwandlern von TI verbunden sind
Die JESD204 Rapid Design IP ist dazu entwickelt worden, FPGA-Technikern einen beschleunigten Weg zu einem funktionierenden JESD204-System zu ermöglichen. Diese IP ist derart ausgelegt worden, dass nachgelagerte digitale Verarbeitung und sonstige Anwendungslogik von den meisten leistungs- und (...)
Design and development resources for JESD204
Highspeed-Datenwandler – Pro-Software
Diese Pro-GUI für Hochgeschwindigkeits-Datenwandler ist ein PC-Programm (Windows® XP/7/10-kompatibel), das entwickelt wurde, um die Evaluierung der meisten Hochgeschwindigkeits-Datenwandler von TI [Analog-Digital-Wandler (ADC) und Digital-Analog-Wandler (DAC)] sowie analoge Frontend-Plattformen (...)
Skalierbares 20,8-GSPS-Referenzdesign für Digitalisierer mit 12 Bit
Mehrkanaliges JESD204B 15-GHz-Taktreferenzdesign für DSO-, Radar- und 5G-Drahtlos-Tester
Mehrkanaliger RF-Transceiver-Referenzdesign für Radaranwendungen
Dieses Referenzdesign, ein 8-Kanal-Analog-Frontend (AFE), verwendet zwei AFE7444 4-Kanal-HF-Transceiver und ein LMK04828-LMX2594-basiertes Clocking-Subsystem, mit dem Designs auf 16 Kanäle oder mehr skaliert werden können. Jeder AFE-Kanal besteht aus einem DAC mit 14 Bit, 9 GSPS und einem ADC mit (...)
Technische Ressourcen
Benchmarking the Signal Processing Capabilities of the Low-Energy Accelerator (Rev. B)
Ready to make the jump to JESD204B? White Paper (Rev. B)
System Design Considerations when Upgrading from JESD204B to JESD204C (Rev. A)
Support and training for JESD204
Visit our E2E™ design support forum
Our E2E™ design support forums are an engineer’s go-to source for help throughout every step of the design process. Connect with our engineers or browse through JESD204 related posts to help you quickly solve your design challenges.
JESD204B video series
Watch our JESD204B video series which explores the basic concepts related to the JESD204B SerDes standard in relation to high-speed data converter products.
Explore JESD204-compliant products by category
Clock jitter cleaners & synchronizers
Enable precise clock jitter performance with our portfolio of low-power network synchronizers and lowest jitter, JESD204B-compliant jitter cleaners.
High-speed JESD204 interface ADCs
Discover our high-speed analog-to-digital converter (ADC) products that use the JEDEC SERDES standard JESD204 to output high speed data.
High-speed JESD204 interface DACs
Explore our high-speed digital-to-analog converter (DAC) products that use the JEDEC SERDES standard JESD204 to input high speed data.
RF PLLs & synthesizers
Achieve ultra-low phase noise for high-performance test instrumentation, satellites, radar and 5G wireless systems.