Die JESD204 Rapid Design IP ist dazu entwickelt worden, FPGA-Technikern einen beschleunigten Weg zu einem funktionierenden JESD204-System zu ermöglichen. Diese IP ist derart ausgelegt worden, dass nachgelagerte digitale Verarbeitung und sonstige Anwendungslogik von den meisten leistungs- und zeitkritischen Einschränkungen des JESD204-Protokolls isoliert werden. Die IP unterstützt Entwickler dabei, die Firmware-Entwicklungszeit zu verkürzen und die FPGA-Integration zu vereinfachen.
Die Schnelldesign-IP JESD204 wird lizenzfrei zur Verwendung mit TI-Highspeed-Datenwandlern bereitgestellt. TI unterstützt den Benutzer bei der Konfiguration der Erstverbindung, die zur Verwendung zwischen der spezifischen FPGA-Plattform und dem Datenwandler-JMODE von TI angepasst wurde. TI stellt die IP über einen sicheren Download-Link bereit, nachdem sie getestet worden und für den Einsatz bereit ist.
Die JESD204 Rapid Design-IP unterstützt die folgenden FPGA-Familien:
- Xilinx® Virtex™ UltraScale™ und UltraScale+™
- Xilinx Kintex™ UltraScale und UltraScale+
- Xilinx Zynq™ UltraScale+ und Zynq UltraScale+ (Auto)
- Xilinx Artix™ 7 und Artix 7 (Auto)
- Xilinx Virtex 7
- Xilinx Kintex 7 und Kintex 7 (Auto)
- Xilinx Zynq7000 und Zynq7000 (Auto)
Erste Schritte
Erste Schritte mit der JESD204 Rapid Design-IP:
- Schritt 1: Wählen Sie einen TI-Hochgeschwindigkeits-Datenwandler, den JESD204-Modus und die FPGA für Ihr System
- Schritt 2: Fordern Sie die JESD204 Rapid Design-IP an