JAJSGI4C November   2018  – March 2025 ADC12DJ3200QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：DC の仕様
    6. 5.6  電気的特性：消費電力
    7. 5.7  電気的特性：AC 仕様 (デュアル チャネル モード)
    8. 5.8  電気的特性：AC 仕様 (シングル チャネル モード)
    9. 5.9  タイミング要件
    10. 5.10 スイッチング特性
    11. 5.11 タイミング図
    12. 5.12 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力
        1. 6.3.1.1 アナログ入力保護
        2. 6.3.1.2 フルスケール電圧 (VFS) の調整
        3. 6.3.1.3 アナログ入力オフセットの調整
      2. 6.3.2 ADC コア
        1. 6.3.2.1 ADC の動作原理
        2. 6.3.2.2 ADC コアのキャリブレーション
        3. 6.3.2.3 ADC のオーバーレンジ検出
        4. 6.3.2.4 コード エラー レート (CER)
      3. 6.3.3 タイムスタンプ
      4. 6.3.4 クロック供給
        1. 6.3.4.1 ノイズなしのアパーチャ遅延調整 (tAD 調整)
        2. 6.3.4.2 アパーチャ遅延ランプ制御 (TAD_RAMP)
        3. 6.3.4.3 SYSREF キャプチャによるマルチ デバイス同期および決定論的レイテンシ
          1. 6.3.4.3.1 SYSREF 位置検出器およびサンプリング位置選択 (SYSREF ウィンドウ処理)
          2. 6.3.4.3.2 SYSREF 自動較正
      5. 6.3.5 デジタル ダウン コンバータ (デュアル チャネル モードのみ)
        1. 6.3.5.1 数値制御オシレータと複素ミキサ
          1. 6.3.5.1.1 NCO 高速周波数ホッピング (FFH)
          2. 6.3.5.1.2 NCO の選択
          3. 6.3.5.1.3 基本 NCO 周波数設定モード
          4. 6.3.5.1.4 有理 NCO 周波数設定モード
          5. 6.3.5.1.5 NCO 位相オフセット設定
          6. 6.3.5.1.6 NCO 位相同期
        2. 6.3.5.2 デシメーション フィルタ
        3. 6.3.5.3 出力データ フォーマット
        4. 6.3.5.4 デシメーション設定
          1. 6.3.5.4.1 デシメーション係数
          2. 6.3.5.4.2 DDC ゲイン ブースト
      6. 6.3.6 JESD204B インターフェイス
        1. 6.3.6.1 トランスポート層
        2. 6.3.6.2 スクランブル機能
        3. 6.3.6.3 リンク層
          1. 6.3.6.3.1 コード グループ同期 (CGS)
          2. 6.3.6.3.2 初期レーン整列シーケンス (ILAS)
          3. 6.3.6.3.3 8b/10b エンコーディング
          4. 6.3.6.3.4 フレームおよびマルチフレーム監視
        4. 6.3.6.4 物理層
          1. 6.3.6.4.1 SerDes プリエンファシス
        5. 6.3.6.5 JESD204B 対応
        6. 6.3.6.6 複数デバイスの同期と決定論的レイテンシ
        7. 6.3.6.7 Subclass 0 システムでの動作
      7. 6.3.7 アラームの監視
        1. 6.3.7.1 NCO エラー検出
        2. 6.3.7.2 クロック エラー検出
      8. 6.3.8 温度監視ダイオード
      9. 6.3.9 アナログ基準電圧
    4. 6.4 デバイスの機能モード
      1. 6.4.1 デュアル チャネル モード
      2. 6.4.2 シングル チャネル モード (DES モード)
      3. 6.4.3 JESD204B モード
        1. 6.4.3.1 JESD204B 出力データ フォーマット
        2. 6.4.3.2 デュアル DDC および冗長データ モード
      4. 6.4.4 パワーダウン モード
      5. 6.4.5 テスト モード
        1. 6.4.5.1 シリアライザのテスト モードの詳細
        2. 6.4.5.2 PRBS テスト モード
        3. 6.4.5.3 ランプ テスト モード
        4. 6.4.5.4 ショートおよびロング トランスポート テスト モード
          1. 6.4.5.4.1 ショート トランスポート テスト パターン
          2. 6.4.5.4.2 ロング トランスポート テスト パターン
        5. 6.4.5.5 D21.5 テスト モード
        6. 6.4.5.6 K28.5 テスト モード
        7. 6.4.5.7 反復 ILA テスト モード
        8. 6.4.5.8 修正 RPAT テスト モード
      6. 6.4.6 キャリブレーション モードとトリミング
        1. 6.4.6.1 フォアグラウンド キャリブレーション モード
        2. 6.4.6.2 バックグラウンド キャリブレーション モード
        3. 6.4.6.3 低消費電力バックグラウンド キャリブレーション (LPBG) モード
      7. 6.4.7 オフセット キャリブレーション
      8. 6.4.8 トリミング
      9. 6.4.9 オフセット フィルタリング
    5. 6.5 プログラミング
      1. 6.5.1 シリアル インターフェイスの使い方
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 ストリーミング モード
    6. 6.6 レジスタマップ
      1. 6.6.1 レジスタの説明
      2. 6.6.2 SYSREF 較正レジスタ (0x2B0 ～ 0x2BF)
      3. 6.6.3 アラーム レジスタ (0x2C0 ～ 0x2C2)
  8. 7 アプリケーション情報に関する免責事項
    1. 7.1 アプリケーション情報
      1. 7.1.1 アナログ入力
      2. 7.1.2 アナログ入力帯域幅
      3. 7.1.3 クロック供給
      4. 7.1.4 放射線環境に関する推奨事項
        1. 7.1.4.1 シングル イベント ラッチアップ (SEL)
        2. 7.1.4.2 シングル イベント機能割り込み (SEFI)
        3. 7.1.4.3 シングル イベント アップセット (SEU)
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 RF 入力信号路
        2. 7.2.2.2 AC カップリング コンデンサの値の計算
      3. 7.2.3 アプリケーション曲線
    3. 7.3 初期化セットアップ
    4.     電源に関する推奨事項
      1. 7.4.1 電源シーケンス
    5. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 サード・パーティ製品に関する免責事項
    4. 8.4 ドキュメントの更新通知を受け取る方法
    5. 8.5 サポート・リソース
    6. 8.6 商標
    7. 8.7 静電気放電に関する注意事項
    8. 8.8 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • NWE|196
サーマルパッド・メカニカル・データ
発注情報

6.6.2 SYSREF 較正レジスタ (0x2B0 ～ 0x2BF)

表 6-138 SYSREF 較正レジスタ
アドレスリセット略称レジスタ名セクション
0x2B00x00SRC_ENSYSREF 較正イネーブル レジスタセクション 6.6.2.1
0x2B10x05SRC_CFGSYSREF 較正構成レジスタセクション 6.6.2.2
0x2B2-0x2B4未定義SRC_STATUSSYSREF 較正ステータスセクション 6.6.2.3
0x2B5-0x2B70x00TADDEVCLK アパーチャ遅延調整レジスタセクション 6.6.2.4
0x2B80x00TAD_RAMPDEVCLK タイミング調整ランプ制御レジスタセクション 6.6.2.5
0x2B9-0x2BF未定義予約済み予約済み—

6.6.2.1 SYSREF 較正イネーブル レジスタ (アドレス = 0x2B0) [リセット = 0x00]

図 6-110 SYSREF 較正イネーブル レジスタ (SRC_EN)
76543210
予約済みSRC_EN
R/W-0000 000R/W-0
表 6-139 SRC_EN のフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR/W0000 000予約済み
0SRC_ENR/W00：SYSREF 較正はディスエーブル。TAD レジスタを使用して TAD[16:0] 出力を手動で制御し、DEVCLK 遅延を調整します (デフォルト)
1：SYSREF 較正はイネーブル。DEVCLK 遅延は自動的に較正されます。TAD レジスタは無視されます。

SRC_EN での 0 から 1 への遷移により、SYSREF 較正シーケンスが開始されます。SRC_EN を設定する前に、SRC_CFG をプログラムします。SRC_EN を設定する前に、ADC のキャリブレーションが現在実行されていないことを確認してください。

6.6.2.2 SYSREF 較正構成レジスタ (アドレス = 0x2B1) [リセット = 0x05]

図 6-111 SYSREF 較正構成レジスタ (SRC_CFG)
76543210
予約済みSRC_AVGSRC_HDUR
R/W-0000R/W-01R/W-01
表 6-140 SRC_CFG のフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR/W0000 00予約済み
3-2SRC_AVGR/W01SYSREF 較正に使用される平均化の量を指定します。値を大きくすると、較正時間が長くなり、較正値のばらつきが減少します。

0：4 回の平均
1：16 回の平均
2：64 回の平均
3：256 回の平均
1-0SRC_HDURR/W01SYSREF 較正の各高速累積の期間を指定します。SYSREF 周期がサポートされている値を超えると、較正は失敗します。値が大きいと、較正時間が長くなり、SYSREF 周期が長くなります。特定の SYSREF 周期について、値が大きいと、較正値のばらつきも減少します。

0：累積あたり 4 サイクル、85 DEVCLK サイクルの最大 SYSREF 周期
1：累積あたり 16 サイクル、1100 DEVCLK サイクルの最大 SYSREF 周期
2：累積あたり 64 サイクル、5200 DEVCLK サイクルの最大 SYSREF 周期
3：累積あたり 256 サイクル、21580 DEVCLK サイクルの最大 SYSREF 周期

SYSREF 較正の最大期間は、次の式によって境界設定されます。
TSYSREFCAL (DEVCLK サイクルの場合) = 256 × 19 × 4(SRC_AVG + SRC_HDUR + 2)

6.6.2.3 SYSREF 較正ステータス レジスタ (アドレス = 0x2B2 ～ 0x2B4) [リセット = 未定義]

図 6-112 SYSREF 較正ステータス レジスタ (SRC_STATUS)
2322212019181716
予約済みSRC_DONESRC_TAD[16]
RRR
15141312111098
SRC_TAD[15:8]
R
76543210
SRC_TAD[7:0]
R
表 6-141 SRC_STATUS のフィールドの説明
ビットフィールドタイプリセット説明
23-18予約済みR未定義予約済み
17SRC_DONER未定義このビットは、SRC_EN = 1 かつ SYSREF のキャリブレーションが完了すると 1 を返します。
16-0SRC_TADR未定義このフィールドは、SYSREF 較正で計算される TAD[16:0] の値を返します。このフィールドは、SRC_DONE = 1 の場合にのみ有効です。

6.6.2.4 DEVCLK アパーチャ遅延調整レジスタ (アドレス = 0x2B5 ～ 0x2B7) [リセット = 0x000000]

図 6-113 DEVCLK アパーチャ遅延調整レジスタ (TAD)
2322212019181716
予約済みTAD_INV
R/W-0000 000R/W-0
15141312111098
TAD_COARSE
R/W-0000 0000
76543210
TAD_FINE
R/W-0000 0000
表 6-142 TAD フィールド説明
ビットフィールドタイプリセット説明
23-17予約済みR/W0000 000予約済み
16TAD_INVR/W0このビットを 1 に設定することで、DEVCLK を反転します。
15-8TAD_COARSER/W0000 0000このレジスタは、SRC_EN = 0 のときの DEVCLK アパーチャ遅延調整を制御します。SYSREF 較正がディスエーブルのとき、このレジスタを使用して DEVCLK アパーチャ遅延を手動で制御します。ADC キャリブレーションまたは JESD204B が動作している場合、クロックのグリッチを回避するため、この値 (一度に 1 コード) を徐々に増減させることを TI は推奨します。TAD_COARSE の分解能については、「セクション 5.10」表を参照してください。
7-0TAD_FINER/W0000 0000TAD_FINE の分解能については、「セクション 5.10」表を参照してください。

6.6.2.5 DEVCLK タイミング調整ランプ制御レジスタ (アドレス = 0x2B8) [リセット = 0x00]

図 6-114 DEVCLK タイミング調整ランプ制御レジスタ (TAD_RAMP)
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予約済みTAD_RAMP_RATETAD_RAMP_EN
R/W-0000 00R/W-0R/W-0
表 6-143 TAD_RAMP のフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR/W0000 00予約済み
1TAD_RAMP_RATER/W0TAD_RAMP_EN = 1 のときに TAD[15:8] レジスタに書き込まれる場合の TAD[15:8] 出力のランプ レートを指定します。
0：TAD[15:8] は、256 DEVCLK サイクルごとに 1 コードずつ増加または減少します。
1：TAD[15:8] は、256 DEVCLK サイクルごとに 4 コードずつ増加または減少します。
0TAD_RAMP_ENR/W0TAD ランプ イネーブル。急激に変化させるのではなく、徐々に増減させるために粗い TAD 調整が必要な場合は、このビットを設定します。
0：TAD[15:8] レジスタに書き込んだ後、アパーチャ遅延は 1024 DEVCLK サイクル以内に更新されます
1：TAD[15:8] レジスタに書き込んだ後、アパーチャ遅延はTAD[15:8] レジスタと一致するまで増加または減少します。