ADC12DJ3200QML-SP
Radiation-hardened, QML-V, 300krad, 12 bit, dual 3.2GSPS or single 6.4GSPS ADC
ADC12DJ3200QML-SP
- ADC コア:
- 12 ビット分解能
- シングル チャネル モードで最大 6.4GSPS
- デュアル チャネル モードで最大 3.2GSPS
- ノイズ フロア (信号なし、VFS = 1VPP-DIFF):
- デュアル チャネル モード: –149.5dBFS/Hz
- シングル チャネルモード: –152.4dBFS/Hz
- ピーク ノイズ・パワー比 (NPR):45.4 dB
- バッファ付きアナログ入力、VCMI = 0V:
- アナログ入力帯域幅 (-3dB):7 GHz
- 使用可能な入力周波数範囲:10GHz 超
- フルスケール入力電圧 (VFS、デフォルト):0.8VPP
- ノイズなしのアパーチャ遅延 (tAD) 調整:
- 高精度サンプリング制御:19fs ステップ サイズ
- 遅延は温度および電圧に対して不変
- 使いやすい同期機能
- SYSREF タイミングの自動較正
- サンプル マーキング用のタイムスタンプ
- JESD204B サブクラス-1 準拠のインターフェイス:
- 最大レーン速度:12.8Gbps
- 最大 16 レーンを使用してレーン速度を低減可能
- デュアル チャネル モードのデジタル ダウン コンバータ
- 実数出力:DDC バイパスまたは 2x 間引き
- 複素数出力:4x、8x、または 16x 間引き
- 耐放射線性能:
- 吸収線量 (TID):300krad (Si)
- シングル イベント ラッチアップ (SEL):120MeV-cm2/mg
- シングル イベント アップセット(SEU)耐性レジスタ
- 消費電力:3W
ADC12DJ3200QML-SPデバイスはRFサンプリング、ギガ サンプルのA/Dコンバータ(ADC)で、DCから10GHz超までの入力周波数を直接サンプリングできます。デュアル チャネル モードでは、ADC12DJ3200QML-SP は最大 3200MSPS をサンプリングできます。シングル チャネル モードでは、このデバイスは最大 6400MSPS をサンプリングできます。チャネル数(デュアル チャネル モード)とナイキスト帯域幅(シングル チャネル モード)のトレードオフをプログラム可能なため、多くのチャネル数を必要とするアプリケーション、または広い瞬間的な信号帯域幅を必要とするアプリケーションのどちらの要求にも対応できる、柔軟なハードウェアを開発できます。フルパワー入力帯域幅 (–3dB) は 7GHz で、使用可能な周波数はデュアル チャネルとシングル チャネル モードの両方で –3dB のポイントを超えて拡大されるため、L バンド、S バンド、C バンド、X バンドを直接 RF サンプリングでき、周波数の機動性が高いシステムを実現できます。
ADC12DJ3200QML-SP は、高速の JESD204B 出力インターフェイスを使用し、最大 16 の直列化されたレーンを持ち、決定論的レイテンシとマルチデバイス同期についてサブクラス-1 に準拠しています。シリアル出力レーンは最高 12.8Gbps をサポートし、ビット レートとレーン数のトレードオフを設定可能です。革新的な同期機能として、ノイズなしのアパーチャ遅延 (tAD) 調整、SYSREFのウィンドウ処理などがあり、合成開口レーダー (SAR) や位相アレイ MIMO 通信のシステム設計を簡素化できます。デュアル チャネル モードではオプションのデジタル ダウン コンバータ(DDC)により、インターフェイス速度(実数および複素数間引きモード)の低減と、信号のデジタル ミキシング(複素数間引きモードのみ)が可能です。
技術資料
設計と開発
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| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| CCGA-FC (NWE) | 196 | Ultra Librarian |
購入と品質
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