製品詳細

Sample rate (Max) (MSPS) 3200, 6400 Resolution (Bits) 12 Number of input channels 2, 1 Interface type JESD204B Analog input BW (MHz) 7300 Features Ultra High Speed Rating Space Input range (Vp-p) 0.8 Power consumption (Typ) (mW) 3000 Architecture Folding Interpolating SNR (dB) 57.2 ENOB (Bits) 8.9 SFDR (dB) 76 Operating temperature range (C) -55 to 125, 25 to 25 Input buffer Yes
Sample rate (Max) (MSPS) 3200, 6400 Resolution (Bits) 12 Number of input channels 2, 1 Interface type JESD204B Analog input BW (MHz) 7300 Features Ultra High Speed Rating Space Input range (Vp-p) 0.8 Power consumption (Typ) (mW) 3000 Architecture Folding Interpolating SNR (dB) 57.2 ENOB (Bits) 8.9 SFDR (dB) 76 Operating temperature range (C) -55 to 125, 25 to 25 Input buffer Yes
CCGA (NWE) 196 225 mm² 15 x 15 CLGA (ZMX) 196 225 mm² 15 x 15
  • ADC コア:
    • 12 ビット分解能
    • シングル・チャネル・モードで最大 6.4GSPS
    • デュアル・チャネル・モードで最大 3.2GSPS
  • ノイズ・フロア (信号なし、VFS = 1VPP-DIFF):
    • デュアル・チャネルモード:-149.5dBFS/Hz
    • シングル・チャネルモード:-152.4dBFS/Hz
  • ピーク・ノイズ・パワー比 (NPR):45.4dB
  • バッファ付きアナログ入力、VCMI = 0V:
    • アナログ入力帯域幅 (-3dB):7GHz
    • 使用可能な入力周波数範囲:> 10GHz
    • フルスケール入力電圧 (VFS、デフォルト):0.8Vpp
  • ノイズなしのアパーチャ遅延 (tAD) 調整:
    • 高精度サンプリング制御:19fs ステップ
    • 遅延は温度および電圧に対して不変
  • 使いやすい同期機能
    • SYSREF タイミングの自動較正
    • サンプル・マーキング用のタイムスタンプ
  • JESD204B サブクラス-1 準拠のインターフェイス:
    • 最大レーン速度:12.8Gbps
    • 最大 16 レーンを使用してレーン速度を低減可能
  • デュアル・チャネル・モードのデジタル・ダウン・コンバータ
    • 実数出力:DDC バイパスまたは 2x 間引き
    • 複素数出力:4x、8x、または 16x 間引き
  • 耐放射線性能:
    • 吸収線量 (TID):300krad (Si)
    • シングル・イベント・ラッチアップ (SEL):120MeV-cm2/mg
    • シングル・イベント・アップセット (SEU) 耐性レジスタ
  • 消費電力:3W
  • ADC コア:
    • 12 ビット分解能
    • シングル・チャネル・モードで最大 6.4GSPS
    • デュアル・チャネル・モードで最大 3.2GSPS
  • ノイズ・フロア (信号なし、VFS = 1VPP-DIFF):
    • デュアル・チャネルモード:-149.5dBFS/Hz
    • シングル・チャネルモード:-152.4dBFS/Hz
  • ピーク・ノイズ・パワー比 (NPR):45.4dB
  • バッファ付きアナログ入力、VCMI = 0V:
    • アナログ入力帯域幅 (-3dB):7GHz
    • 使用可能な入力周波数範囲:> 10GHz
    • フルスケール入力電圧 (VFS、デフォルト):0.8Vpp
  • ノイズなしのアパーチャ遅延 (tAD) 調整:
    • 高精度サンプリング制御:19fs ステップ
    • 遅延は温度および電圧に対して不変
  • 使いやすい同期機能
    • SYSREF タイミングの自動較正
    • サンプル・マーキング用のタイムスタンプ
  • JESD204B サブクラス-1 準拠のインターフェイス:
    • 最大レーン速度:12.8Gbps
    • 最大 16 レーンを使用してレーン速度を低減可能
  • デュアル・チャネル・モードのデジタル・ダウン・コンバータ
    • 実数出力:DDC バイパスまたは 2x 間引き
    • 複素数出力:4x、8x、または 16x 間引き
  • 耐放射線性能:
    • 吸収線量 (TID):300krad (Si)
    • シングル・イベント・ラッチアップ (SEL):120MeV-cm2/mg
    • シングル・イベント・アップセット (SEU) 耐性レジスタ
  • 消費電力:3W

ADC12DJ3200QML-SP デバイスは、RF サンプリング、ギガ・サンプルの A/D コンバータ (ADC) で、DC から 10GHz 超までの入力周波数を直接サンプリングできます。デュアル・チャネル・モードでは、ADC12DJ3200QML-SP は最大 3200MSPS をサンプリングできます。シングル・チャネル・モードでは、最大 6400MSPS をサンプリングできます。チャネル数 (デュアル・チャネル・モード) とナイキスト帯域幅 (シングル・チャネル・モード) のトレードオフをプログラム可能なので、多くのチャネル数を必要とするアプリケーション、または瞬間的に広い信号帯域幅を必要とするアプリケーションのどちらの要求にも対応できる、柔軟なハードウェアを開発できます。フルパワー入力帯域幅 (-3dB) は 7GHz で、使用可能な周波数はデュアル・チャネルでもシングル・チャネル・モードでも -3dB ポイントを超えて拡大されるため、L バンド、S バンド、C バンド、X バンドを直接 RF サンプリングでき、周波数の機動性が高いシステムを実現できます。

ADC12DJ3200QML-SP は、高速の JESD204B 出力インターフェイスを使用し、最大 16 の直列化されたレーンを持ち、決定論的レイテンシとマルチデバイス同期についてサブクラス-1 に準拠しています。シリアル出力レーンは、最大 12.8Gbps をサポートし、ビット・レートとレーン数のトレードオフを設定可能です。革新的な同期機能として、ノイズなしのアパーチャ遅延 (tAD) 調整、SYSREFのウィンドウ処理などがあり、合成開口レーダー (SAR) や位相アレイ MIMO 通信のシステム設計を簡素化できます。デュアル・チャネル・モードではオプションのデジタル・ダウン・コンバータ (DDC) により、インターフェイス速度の低減 (実数および複素数間引きモード) と、信号のデジタル・ミキシング (複素数間引きモードのみ) が可能です。

ADC12DJ3200QML-SP デバイスは、RF サンプリング、ギガ・サンプルの A/D コンバータ (ADC) で、DC から 10GHz 超までの入力周波数を直接サンプリングできます。デュアル・チャネル・モードでは、ADC12DJ3200QML-SP は最大 3200MSPS をサンプリングできます。シングル・チャネル・モードでは、最大 6400MSPS をサンプリングできます。チャネル数 (デュアル・チャネル・モード) とナイキスト帯域幅 (シングル・チャネル・モード) のトレードオフをプログラム可能なので、多くのチャネル数を必要とするアプリケーション、または瞬間的に広い信号帯域幅を必要とするアプリケーションのどちらの要求にも対応できる、柔軟なハードウェアを開発できます。フルパワー入力帯域幅 (-3dB) は 7GHz で、使用可能な周波数はデュアル・チャネルでもシングル・チャネル・モードでも -3dB ポイントを超えて拡大されるため、L バンド、S バンド、C バンド、X バンドを直接 RF サンプリングでき、周波数の機動性が高いシステムを実現できます。

ADC12DJ3200QML-SP は、高速の JESD204B 出力インターフェイスを使用し、最大 16 の直列化されたレーンを持ち、決定論的レイテンシとマルチデバイス同期についてサブクラス-1 に準拠しています。シリアル出力レーンは、最大 12.8Gbps をサポートし、ビット・レートとレーン数のトレードオフを設定可能です。革新的な同期機能として、ノイズなしのアパーチャ遅延 (tAD) 調整、SYSREFのウィンドウ処理などがあり、合成開口レーダー (SAR) や位相アレイ MIMO 通信のシステム設計を簡素化できます。デュアル・チャネル・モードではオプションのデジタル・ダウン・コンバータ (DDC) により、インターフェイス速度の低減 (実数および複素数間引きモード) と、信号のデジタル・ミキシング (複素数間引きモードのみ) が可能です。

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート ADC12DJ3200QML-SP 6.4GSPS シングル・チャネルまたは 3.2GSPS デュアル・チャネル、" />12ビット、RF サンプリング A/D コンバータ (ADC) データシート (Rev. B 翻訳版) PDF | HTML 英語版をダウンロード (Rev.B) PDF | HTML 2022年 8月 29日
* SMD ADC12DJ3200QML-SP SMD ADC12DJ3200QML-SP SMD 5962-18209 2020年 8月 4日
* 放射線と信頼性レポート ADC12DJ3200QML: Ionizing Dose Characterization 2020年 8月 3日
* 放射線と信頼性レポート ADC08D1520WGRQV Low Dose Rate Test Paper 2012年 5月 4日
セレクション・ガイド TI Space Products (Rev. I) 2022年 3月 3日
アプリケーション・ノート Heavy Ion Orbital Environment Single-Event Effects Estimations 2020年 5月 18日
アプリケーション・ノート Single-Event Effects Confidence Interval Calculations 2020年 1月 14日
その他の技術資料 TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing 2019年 6月 17日
EVM ユーザー ガイド (英語) ADS12DJ3200CVAL Evaluation Module 2018年 1月 11日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

ADC12DJ3200EVM — ADC12DJ3200 12 ビット、デュアル 3.2GSPS またはシングル 6.4GSPS、RF サンプリング ADC の評価基板

ADC12DJ3200 評価基板 (EVM) を使用すると、ADC12DJ3200 デバイスを評価できます。ADC12DJ3200 は、低消費電力、12 ビット、デュアル 3.2GSPS またはシングル 6.4GSPS の RF サンプリング A/D コンバータ (ADC) であり、バッファ付きのアナログ入力を採用しているほか、デジタル・ダウンコンバータを内蔵しています。このダウンコンバータはプログラマブルな数値制御発振器 (NCO) を内蔵しているほか、デシメーション設定にも対応しており (デシメーションを実施していない 12 ビットと 8 ビットの ADC 出力も採用)、JESD204B (...)

ユーザー・ガイド: PDF
TI.com で取り扱いなし
評価ボード

ADC12DJ3200EVMCVAL — ADC12DJ3200QML-SP 宇宙向け、12 ビット、デュアル 3.2GSPS / シングル 6.4GSPS、RF サンプリング ADC の評価基板

ADC12DJ3200EVMCVAL は、ADC12DJ3200QML-SP デバイスを評価するための評価基板 (EVM) です。ADC12DJ3200QML-SP は、バッファ付きアナログ入力、統合型のデジタル・ダウンコンバータ、JESD204B インターフェイスを搭載した、宇宙グレード、低消費電力、12 ビット、デュアル 3.2GSPS / シングル 6.4GSPS の RF サンプリング A/D コンバータ (ADC) です。内蔵デジタル・ダウンコンバータは、プログラマブルな数値制御発振器 (NCO) (...)

ユーザー・ガイド: PDF
TI.com で取り扱いなし
ファームウェア

TI-JESD204-IP — 高速データ・コンバータへの FPGA 接続に役立つ、JESD204 Rapid Design IP (JESD204 採用の迅速設計知的財産)

JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアが開発する際に、迅速な経路をたどれる設計を採用しています。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように設計者を支援します。

JESD204 rapid design IP (迅速設計知的財産) は、TI (...)

サポート・ソフトウェア

Xilinx AlphaData Demo (Rev. A)

SLVC806A.ZIP (5958 KB)
lock = エクスポートの承認が必要 (1 分)
シミュレーション・モデル

ADC12DJ3200QML-SP S-Parameter Model

SLVMDU7.ZIP (9 KB) - S-Parameter Model
シミュレーション・モデル

ADC12DJ3200 and ADC12DJ3200QML-SP IBIS and IBIS-AMI Model

SLVMDV3.ZIP (47828 KB) - IBIS-AMI Model
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
アセンブリの図面

ADC12DJ3200QML-EVM Assembly Package

SLVRBF5.ZIP (4838 KB)
ガーバー・ファイル

ADC12DJ3200EVMCVAL Design Files

SLVC819.ZIP (4838 KB)
パッケージ ピン数 ダウンロード
CCGA (NWE) 196 オプションの表示
CLGA (ZMX) 196 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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