JAJSVE1B September   2024  – June 2025 ADC3668 , ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - 消費電力
    6. 6.6  電気的特性 - DC 仕様
    7. 6.7  電気的特性 - AC 仕様 (ADC3668 - 250MSPS)
    8. 6.8  電気的特性 - AC 仕様 (ADC3669 - 500MSPS)
    9. 6.9  タイミング要件
    10. 6.10 代表的特性、ADC3668
    11. 6.11 代表的特性、ADC3669
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 アナログ入力
        1. 8.3.1.1 ナイキスト ゾーン選択
        2. 8.3.1.2 アナログ フロント エンド設計
      2. 8.3.2 サンプリング クロック入力
      3. 8.3.3 複数チップの同期
        1. 8.3.3.1 SYSREF モニタ
      4. 8.3.4 タイムスタンプ
      5. 8.3.5 オーバーレンジ
      6. 8.3.6 外部電圧リファレンス
      7. 8.3.7 デジタル ゲイン
      8. 8.3.8 デシメーション フィルタ
        1. 8.3.8.1 特長あるデシメーション比
        2. 8.3.8.2 デシメーション フィルタ応答
        3. 8.3.8.3 デシメーション フィルタ構成
        4. 8.3.8.4 数値制御発振器 (NCO)
      9. 8.3.9 デジタル インターフェイス
        1. 8.3.9.1 パラレル LVDS (DDR)
        2. 8.3.9.2 デシメーション付きシリアル LVDS (SLVDS)
          1. 8.3.9.2.1 SLVDS - ステータス ビットの挿入
        3. 8.3.9.3 出力データ フォーマット
        4. 8.3.9.4 32 ビット出力分解能
        5. 8.3.9.5 出力スクランブラ
        6. 8.3.9.6 出力 MUX
        7. 8.3.9.7 テスト・パターン
    4. 8.4 デバイスの機能モード
      1. 8.4.1 低レイテンシ モード
      2. 8.4.2 デジタル チャネル平均化
      3. 8.4.3 パワーダウン モード
    5. 8.5 プログラミング
      1. 8.5.1 GPIO のプログラミング
      2. 8.5.2 レジスタ書き込み
      3. 8.5.3 レジスタ読み出し
      4. 8.5.4 デバイスのプログラミング
      5. 8.5.5 レジスタ マップ
      6. 8.5.6 レジスタの詳細説明
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 広帯域スペクトラム アナライザ
      2. 9.2.2 設計要件
        1. 9.2.2.1 入力信号パス
        2. 9.2.2.2 クロック供給
      3. 9.2.3 詳細な設計手順
        1. 9.2.3.1 サンプリング クロック
      4. 9.2.4 アプリケーション特性の波形
      5. 9.2.5 初期化セットアップ
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.9 タイミング要件

最大値と最小値は、自由気流での動作温度範囲および公称電源電圧について規定されています。特に記述のない限り、標準値は TA = 25°C、ADC サンプリング レート = 500MSPS、DDC バイパス モード、50% クロック デューティ サイクル、公称電源電圧、-1dBFS 差動入力で規定されています。
パラメータ テスト条件 最小値 公称値 最大値 単位
ADC タイミング仕様
TAD アパーチャ遅延 200 ps
TA アパーチャ ジッタ 75 fs
CER コード エラー レート FS = 500MSPS、エラー > 64 コード 1E-10 エラー / サンプル
FS = 500MSPS、エラー > 128 コード 3E-13
FS = 250MSPS、エラー > 64 コード 1E-11
ウェークアップ時間 グローバル パワー ダウン モード終了から有効データまでの時間 (内部電圧リファレンス オフ) 3 ms
レイテンシ：tPD + tADC + tDIG
tPD 伝搬遅延：サンプリング クロックの立ち下がりエッジから DCLK 立ち上がりエッジまで 伝搬遅延：サンプリング クロックの立ち下がりエッジから DCLK 立ち上がりエッジまで 1.4 + TS/4 1.7 + TS/4 2 + TS/4 ns
tADC ADC レイテンシ DDR LVDS、通常モード 38 ADC クロック サイクル
DDR LVDS、低レイテンシ モード 4
タイムスタンプ：入力から LVDS 出力まで DDR LVDS 8
tDIG デジタル レイテンシ：インターフェイスおよびデシメーション DDC バイパス 5 出力クロック サイクル
1/2 のデシメーション (実数または複素数) 24
1/4、1/8 のデシメーション (実数または複素数) 49
1/16～1/32768 のデシメーション (実数または複素数) 50
シリアル プログラミング インターフェイス (SCLK, SEN, SDIO) - 入力
fCLK(SCLK) シリアル クロック周波数 1 20 MHz
tSLOADS SEN 立ち下がりエッジから SCLK 立ち上がりエッジまでのセットアップ時間 10 ns
tSLOADH SCLK 立ち上がりエッジから SEN 立ち上がりエッジまでのホールド時間 10 ns
tDSU SDIO から SCLK 立ち上がりエッジまでのセットアップ時間 10 ns
tDH SCLK 立ち上がりエッジから SDIO までのホールド時間 10 ns
シリアル プログラミング インターフェイス (SDIO) - 出力
t(OZD) SDIO トライステートから駆動へ 10 ns
t(ODZ) SDIO データからトライステートへ 14 ns
t(OD) SDIO は SCLK の立ち下がりエッジから有効 10 ns
タイミング：SYSREF
ts(SYSREF) セットアップ時間：SYSREF 有効から CLKP/M 立ち上がりエッジまで 100 ps
th(SYSREF) ホールド時間：CLKP/M 立ち上がりエッジから SYSREF 無効まで 100 ps
インターフェイス タイミング：DDR および SLVDS
tDV データ有効時間：データ遷移から DCLK 遷移まで FS = 500MSPS 0.465 0.68 0.905 ns
FS = 250MSPS 0.905 1.16 1.415 ns
tDI データ無効時間：DCLK 遷移からデータ遷移まで FS = 500MSPS 0.095 0.32 0.535 ns
FS = 250MSPS 0.615 0.84 1.065 ns