JAJSRU7D October   2023  – May 2025 AM263P2 , AM263P2-Q1 , AM263P4 , AM263P4-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 デバイス識別情報
    2. 4.2 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン ダイアグラム
      1. 5.1.1 ZCZ_C ピン配置図
      2. 5.1.2 ZCZ_S ピン配置図
      3. 5.1.3 ZCZ_F ピン配置図
    2. 5.2 ピン属性
      1.      15
      2.      16
    3. 5.3 信号の説明
      1.      18
      2. 5.3.1  ADC
        1.       20
        2.       21
        3.       22
        4.       23
        5.       24
        6. 5.3.1.1 ADC-CMPSS の信号接続
      3. 5.3.2  ADC レゾルバ
        1.       27
        2.       28
        3.       29
      4. 5.3.3  ADC_CAL
        1.       31
      5. 5.3.4  ADC VREF
        1.       33
      6. 5.3.5  CPSW
        1.       35
        2.       36
        3.       37
        4.       38
        5.       39
        6.       40
        7.       41
      7. 5.3.6  CPTS
        1.       43
      8. 5.3.7  DAC
        1.       45
      9. 5.3.8  EPWM
        1.       47
        2.       48
        3.       49
        4.       50
        5.       51
        6.       52
        7.       53
        8.       54
        9.       55
        10.       56
        11.       57
        12.       58
        13.       59
        14.       60
        15.       61
        16.       62
        17.       63
        18.       64
        19.       65
        20.       66
        21.       67
        22.       68
        23.       69
        24.       70
        25.       71
        26.       72
        27.       73
        28.       74
        29.       75
        30.       76
        31.       77
        32.       78
      10. 5.3.9  EQEP
        1.       80
        2.       81
        3.       82
      11. 5.3.10 FSI
        1.       84
        2.       85
        3.       86
        4.       87
        5.       88
        6.       89
        7.       90
        8.       91
      12. 5.3.11 GPIO
        1.       93
      13. 5.3.12 I2C
        1.       95
        2.       96
        3.       97
        4.       98
        5.       99
      14. 5.3.13 LIN
        1.       101
        2.       102
        3.       103
        4.       104
        5.       105
      15. 5.3.14 MCAN
        1.       107
        2.       108
        3.       109
        4.       110
        5.       111
        6.       112
        7.       113
        8.       114
      16. 5.3.15 SPI (MCSPI)
        1.       116
        2.       117
        3.       118
        4.       119
        5.       120
        6.       121
        7.       122
        8.       123
      17. 5.3.16 MMC
        1.       125
      18. 5.3.17 OSPI (共有)
        1.       127
      19. 5.3.18 電源
        1.       129
      20. 5.3.19 PRU-ICSS
        1.       131
        2.       132
        3.       133
        4.       134
        5.       135
      21. 5.3.20 SDFM
        1.       137
        2.       138
      22. 5.3.21 システム、その他
        1. 5.3.21.1 ブート モードの構成
          1.        141
        2. 5.3.21.2 クロック
          1.        143
          2.        144
          3.        145
        3. 5.3.21.3 エミュレーションおよびデバッグ
          1.        147
          2.        148
        4. 5.3.21.4 システム
          1.        150
        5. 5.3.21.5 VMON
          1.        152
        6. 5.3.21.6 予約済みおよび未接続
          1.        154
          2.        155
      23. 5.3.22 UART
        1.       157
        2.       158
        3.       159
        4.       160
        5.       161
        6.       162
      24. 5.3.23 XBAR
        1.       164
        2.       165
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  静電気放電 (ESD) 拡張車載定格
    3. 6.3  静電気放電 (ESD) 産業用評価
    4. 6.4  電源投入時間 (POH) の概要
      1. 6.4.1 車載用温度プロファイル
        1. 6.4.1.1 車載用温度プロファイル
        2. 6.4.1.2 車載用温度プロファイル ZCZ-F
    5. 6.5  推奨動作条件
    6. 6.6  動作性能ポイント
      1. 6.6.1 ZCZ_F パッケージ フラッシュ保持仕様
    7. 6.7  消費電力の概略
      1. 6.7.1 消費電力 - 最大値
      2. 6.7.2 消費電力 - 標準値
      3. 6.7.3 消費電力 -トラクション インバータ
    8. 6.8  電気的特性
      1. 6.8.1 デジタルおよびアナログ IO 電気的特性
      2. 6.8.2 A/D コンバータの特性
        1. 6.8.2.1 A/D コンバータ (ADC)
        2. 6.8.2.2 レゾルバ アナログ/デジタル コンバータ (ADC_R)
        3. 6.8.2.3 ADC 入力モデル
      3. 6.8.3 コンパレータ サブシステム A (CMPSSA)
      4. 6.8.4 コンパレータ サブシステム B (CMPSSB)
      5. 6.8.5 D/A コンバータ (DAC)
      6. 6.8.6 パワー マネージメント ユニット (PMU)
      7. 6.8.7 安全コンパレータ
      8. 6.8.8 安全システム
    9. 6.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.9.1 VPP の仕様
      2. 6.9.2 ハードウェア要件
      3. 6.9.3 プログラミング シーケンス
      4. 6.9.4 ハードウェア保証への影響
    10. 6.10 熱抵抗特性
      1. 6.10.1 パッケージの熱特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源シーケンス
        1. 6.11.2.1 パワーオンおよびリセットのシーケンシング
          1. 6.11.2.1.1 電源リセット シーケンスの説明
        2. 6.11.2.2 パワーダウン シーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 システムのタイミング条件
        2. 6.11.3.2 リセット タイミング
          1. 6.11.3.2.1 PORz のタイミング要件
          2.        211
          3. 6.11.3.2.2 WARMRSTn のスイッチング特性
          4.        213
          5. 6.11.3.2.3 WARMRSTn タイミング要件
          6.        215
        3. 6.11.3.3 安全信号タイミング
          1. 6.11.3.3.1 SAFETY_ERRORn スイッチング特性
          2.        218
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 水晶発振器 (XTAL) パラメータ
          2. 6.11.4.1.2 外部クロックの特性
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  2 ポートのギガビット イーサネット MAC (CPSW)
          1. 6.11.5.1.1 CPSW MDIO のタイミング
            1. 6.11.5.1.1.1 CPSW MDIO のタイミング条件
            2. 6.11.5.1.1.2 CPSW MDIO のタイミング要件
            3. 6.11.5.1.1.3 CPSW MDIO のスイッチング特性
            4.         229
          2. 6.11.5.1.2 CPSW RGMII のタイミング
            1. 6.11.5.1.2.1 CPSW RGMII のタイミング条件
            2. 6.11.5.1.2.2 CPSW RGMII[x]_RCLK のタイミング要件 - RGMII モード
            3. 6.11.5.1.2.3 CPSW RGMII[x]_RD[3:0]、RGMII[x]_RCTL のタイミング要件
            4.         234
            5. 6.11.5.1.2.4 CPSW RGMII[x]_TCLK のスイッチング特性 - RGMII モード
            6. 6.11.5.1.2.5 CPSW RGMII[x]_TD[3:0]、RGMII[x]_TCTL のスイッチング特性 - RGMII モード
            7.         237
          3. 6.11.5.1.3 CPSW RMII のタイミング
            1. 6.11.5.1.3.1 CPSW RMII のタイミング条件
            2. 6.11.5.1.3.2 CPSW RMII[x]_REFCLK のタイミング要件 - RMII モード
            3.         241
            4. 6.11.5.1.3.3 CPSW RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RXER のタイミング要件 - RMII モード
            5.         243
            6. 6.11.5.1.3.4 CPSW RMII[x]_TXD[1:0]、RMII[x]_TXEN のスイッチング特性 - RMII モード
            7.         245
        2. 6.11.5.2  拡張キャプチャ (eCAP)
          1. 6.11.5.2.1 ECAP のタイミング条件
          2. 6.11.5.2.2 ECAP のタイミング要件
          3.        249
          4. 6.11.5.2.3 ECAP スイッチング特性
          5.        251
        3. 6.11.5.3  拡張パルス幅変調 (ePWM)
          1. 6.11.5.3.1 EPWM のタイミング条件
          2. 6.11.5.3.2 EPWM のタイミング要件
          3.        255
          4. 6.11.5.3.3 EPWM スイッチング特性
          5.        257
          6. 6.11.5.3.4 EPWM の特性
        4. 6.11.5.4  拡張直交エンコーダ パルス (eQEP)
          1. 6.11.5.4.1 EQEP のタイミング条件
          2. 6.11.5.4.2 EQEP のタイミング要件
          3.        262
          4. 6.11.5.4.3 EQEP スイッチング特性
        5. 6.11.5.5  高速シリアル インターフェイス (FSI)
          1. 6.11.5.5.1 FSI のタイミング条件
          2. 6.11.5.5.2 FSIRX のタイミング要件
          3.        267
          4. 6.11.5.5.3 FSIRX スイッチング特性
          5. 6.11.5.5.4 FSITX スイッチング特性
          6.        270
          7. 6.11.5.5.5 FSITX SPI 信号モードのスイッチング特性
          8.        272
        6. 6.11.5.6  汎用入出力 (GPIO)
          1. 6.11.5.6.1 GPIO のタイミング条件
          2. 6.11.5.6.2 GPIO のタイミング要件
          3. 6.11.5.6.3 GPIO スイッチング特性
        7. 6.11.5.7  インター インテグレーテッド サーキット (I2C)
          1. 6.11.5.7.1 I2C
        8. 6.11.5.8  LIN (Local Interconnect Network)
          1. 6.11.5.8.1 LIN のタイミング条件
          2. 6.11.5.8.2 LIN のタイミング要件
          3. 6.11.5.8.3 LIN スイッチング特性
        9. 6.11.5.9  モジュラー・コントローラ・エリア・ネットワーク (MCAN)
          1. 6.11.5.9.1 MCAN のタイミング条件
          2. 6.11.5.9.2 MCAN スイッチング特性
        10. 6.11.5.10 シリアル・ペリフェラル・インターフェイス (SPI)
          1. 6.11.5.10.1 SPI のタイミング条件
          2. 6.11.5.10.2 SPI コントローラ モードのタイミング要件
          3.        289
          4. 6.11.5.10.3 SPI コントローラ モードのスイッチング特性 (クロック位相 = 0)
          5.        291
          6. 6.11.5.10.4 SPI ペリフェラル モードのタイミング要件
          7.        293
          8. 6.11.5.10.5 SPI ペリフェラル モードのスイッチング特性
          9.        295
        11. 6.11.5.11 マルチメディア カード セキュア デジタル (MMCSD)
          1. 6.11.5.11.1 MMC のタイミング条件
          2. 6.11.5.11.2 MMC のタイミング要件 - SDカードのデフォルト速度モード
          3.        299
          4. 6.11.5.11.3 MMC スイッチング特性 - SD カード デフォルト高速モード
          5.        301
          6. 6.11.5.11.4 MMC のタイミング要件 - SDカードの高速度モード
          7.        303
          8. 6.11.5.11.5 MMC スイッチング特性 - SDカード高速モード
          9.        305
        12. 6.11.5.12 オクタル シリアル ペリフェラル インターフェイス (OSPI)
          1. 6.11.5.12.1 OSPI のタイミング条件
          2. 6.11.5.12.2 OSPI PHY モード
            1. 6.11.5.12.2.1 PHY データ トレーニング付き OSPI0
              1. 6.11.5.12.2.1.1 PHY データ トレーニング用の OSPI DLL 遅延マッピング
              2. 6.11.5.12.2.1.2 OSPI のタイミング要件 - PHY データ トレーニング
              3.          312
              4. 6.11.5.12.2.1.3 OSPI のスイッチング特性 - PHY データ トレーニング
              5.          314
            2. 6.11.5.12.2.2 データ トレーニングなし OSPI0
              1. 6.11.5.12.2.2.1 OSPI0 PHY SDR のタイミング
                1. 6.11.5.12.2.2.1.1 OSPI の DLL 遅延マッピング - PHY SDR タイミング モード
                2. 6.11.5.12.2.2.1.2 OSPI のタイミング要件 - PHY SDR モード
                3.           319
                4. 6.11.5.12.2.2.1.3 OSPI のスイッチング特性 - PHY SDR モード
                5.           321
              2. 6.11.5.12.2.2.2 OSPI0 PHY DDR のタイミング
                1. 6.11.5.12.2.2.2.1 OSPI の DLL 遅延マッピング - PHY DDR タイミング モード
                2. 6.11.5.12.2.2.2.2 OSPI のタイミング要件 - PHY DDR モード
                3.           325
                4. 6.11.5.12.2.2.2.3 OSPI のスイッチング特性 - PHY DDR モード
                5.           327
          3. 6.11.5.12.3 OSPI タップ モード
            1. 6.11.5.12.3.1 OSPI0 タップ SDR のタイミング
              1. 6.11.5.12.3.1.1 OSPI のタイミング要件 - タップ SDR モード
              2.          331
              3. 6.11.5.12.3.1.2 OSPI のスイッチング特性 - タップ SDR モード
              4.          333
            2. 6.11.5.12.3.2 OSPI0 タップ DDR のタイミング
              1. 6.11.5.12.3.2.1 OSPI のタイミング要件 - タップ DDR モード
              2.          336
              3. 6.11.5.12.3.2.2 OSPI のスイッチング特性 - タップ DDR モード
              4.          338
        13. 6.11.5.13 プログラマブル リアルタイム ユニットおよび産業用通信サブシステム (PRU-ICSS)
          1. 6.11.5.13.1 PRU-ICSS プログラマブル リアルタイム ユニット (PRU)
            1. 6.11.5.13.1.1 PRU-ICSS PRU のタイミング条件
            2. 6.11.5.13.1.2 PRU-ICSS PRU のスイッチング特性 – 直接出力モード
            3.         343
            4. 6.11.5.13.1.3 PRU-ICSS PRU のタイミング要件 – パラレル キャプチャ モード
            5.         345
            6. 6.11.5.13.1.4 PRU-ICSS PRU のタイミング要件 – シフトイン モード
            7.         347
            8. 6.11.5.13.1.5 PRU-ICSS PRU のスイッチング特性 – シフト アウト モード
            9.         349
          2. 6.11.5.13.2 PRU-ICSS PRU シグマ デルタおよびペリフェラルインターフェイス
            1. 6.11.5.13.2.1 PRU_ICSS PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング条件
            2. 6.11.5.13.2.2 PRU_ICSS PRU のタイミング要件 – シグマ デルタ モード
            3.         353
            4. 6.11.5.13.2.3 PRU-ICSS PRU タイミング要件 – ペリフェラル インターフェイス モード
            5.         355
            6. 6.11.5.13.2.4 PRU-ICSS PRU スイッチング特性 - ペリフェラル インターフェイス モード
            7.         357
          3. 6.11.5.13.3 PRU-ICSS パルス幅変調 (PWM)
            1. 6.11.5.13.3.1 PRU-ICSS PWM のタイミング条件
            2. 6.11.5.13.3.2 PRU-ICSS PWM スイッチング特性
            3.         361
          4. 6.11.5.13.4 PRU-ICSS 産業用イーサネット ペリフェラル (IEP)
            1. 6.11.5.13.4.1 PRU-ICSS IEP のタイミング条件
            2. 6.11.5.13.4.2 PRU-ICSS IEP タイミング要件 - SYNCx による入力有効化
            3.         365
            4. 6.11.5.13.4.3 PRU-ICSS IEP のタイミング要件 - デジタル IO
            5.         367
            6. 6.11.5.13.4.4 PRU-ICSS IEP タイミング要件- LATCHx_IN
            7.         369
          5. 6.11.5.13.5 PRU-ICSS UART (ユニバーサル非同期レシーバ / トランスミッタ)
            1. 6.11.5.13.5.1 PRU-ICSS UART のタイミング条件
            2. 6.11.5.13.5.2 PRU-ICSS UART タイミング要件
            3. 6.11.5.13.5.3 PRU-ICSS UART スイッチング特性
            4.         374
          6. 6.11.5.13.6 PRU-ICSS 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.11.5.13.6.1 PRU-ICSS ECAP のタイミング条件
            2. 6.11.5.13.6.2 PRU-ICSS ECAP タイミング要件
            3.         378
            4. 6.11.5.13.6.3 PRU-ICSS ECAP スイッチング特性
            5.         380
          7. 6.11.5.13.7 PRU-ICSS MDIO および MII
            1. 6.11.5.13.7.1 PRU-ICSS MDIO のタイミング
              1. 6.11.5.13.7.1.1 PRU-ICSS MDIO のタイミング条件
              2. 6.11.5.13.7.1.2 PRU-ICSS MDIO タイミング要件
              3. 6.11.5.13.7.1.3 PRU-ICSS MDIO スイッチング特性
              4.          386
            2. 6.11.5.13.7.2 PRU-ICSS MII のタイミング
              1. 6.11.5.13.7.2.1 PRU-ICSS MII のタイミング条件
              2. 6.11.5.13.7.2.2 PRU_ICSSG MII のタイミング要件 – MII[x]_RX_CLK
              3.          390
              4. 6.11.5.13.7.2.3 PRU-ICSS MII のタイミング要件 - MII[x]_RXD[3:0]、MII[x]_RX_DV、MII[x]_RX_ER
              5.          392
              6. 6.11.5.13.7.2.4 PRU-ICSS MII スイッチング特性 - MII[x]_TX_CLK
              7.          394
              8. 6.11.5.13.7.2.5 PRU-ICSS MII スイッチング特性 - MII[x]_TXD[3:0] および MII[x]_TXEN
              9.          396
        14. 6.11.5.14 シグマ デルタ フィルタ モジュール (SDFM)
          1. 6.11.5.14.1 SDFM のタイミング条件
          2. 6.11.5.14.2 SDFM スイッチング特性
        15. 6.11.5.15 UART (ユニバーサル非同期レシーバ / トランスミッタ)
          1. 6.11.5.15.1 UART のタイミング条件
          2. 6.11.5.15.2 UART のタイミング要件
          3. 6.11.5.15.3 UART スイッチング特性
          4.        404
      6. 6.11.6 エミュレーションおよびデバッグ
        1. 6.11.6.1 JTAG
          1. 6.11.6.1.1 JTAG のタイミング条件
          2. 6.11.6.1.2 JTAG のタイミング要件
          3. 6.11.6.1.3 JTAG スイッチング特性
          4.        410
        2. 6.11.6.2 トレース
          1. 6.11.6.2.1 デバッグ トレースのタイミング条件
          2. 6.11.6.2.2 デバッグ トレースのスイッチング特性
          3.        414
    12. 6.12 デカップリング コンデンサの要件
      1. 6.12.1 デカップリング コンデンサの要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-R5F サブシステム
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 外部発振器
      2. 8.1.2 JTAG、EMU、およびトレース
      3. 8.1.3 フラッシュ イン パッケージ (ZCZ_F) の OSPI 接続
      4. 8.1.4 UART の実装
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート リソース
    5. 9.5 商標
    6. 9.6 静電放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報
6.11.5.12.2.2.2.2 OSPI のタイミング要件 - PHY DDR モード
番号 パラメータ 説明 モード 最小値 最大値 単位
O15 tsu(D-LBCLK) セットアップ時間、OSPI0_D[7:0] 有効から OSPI0_DQS のエッジまで 3.3V、外部ボード ループバック付き DDR 7 ns
O15 tsu(D-LBCLK) セットアップ時間、OSPI0_D[7:0] 有効から OSPI0_DQS のエッジまで 3.3V、DQS 付き DDR -0.86 ns
O16 th(LBTCLK-D) ホールド時間、OSPI0_DQS のアクティブ エッジ後に OSPI0_D[7:0] を有効に保持すべき時間 3.3V、外部ボード ループバック付き DDR 4.7 ns
O16 th(LBTCLK-D) ホールド時間、OSPI0_DQS のアクティブ エッジ後に OSPI0_D[7:0] を有効に保持すべき時間 3.3V、DQS 付き DDR -0.95 ns