JAJSMJ6B november   2022  – july 2023 DRV8410

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
  8. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング図
  9. 8 代表的特性
  10. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 外付け部品
    4. 9.4 機能説明
      1. 9.4.1 ブリッジの制御
        1. 9.4.1.1 並列ブリッジ・インターフェイス
      2. 9.4.2 電流レギュレーション
      3. 9.4.3 保護回路
        1. 9.4.3.1 過電流保護 (OCP)
        2. 9.4.3.2 サーマル・シャットダウン (TSD)
        3. 9.4.3.3 低電圧誤動作防止 (UVLO)
    5. 9.5 デバイスの機能モード
      1. 9.5.1 アクティブ・モード
      2. 9.5.2 低消費電力スリープ・モード
      3. 9.5.3 フォルト・モード
    6. 9.6 ピン配置図
      1. 9.6.1 ロジックレベル入力
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
      1. 10.1.1 代表的なアプリケーション
        1. 10.1.1.1 ステッピング・モータ・アプリケーション
          1. 10.1.1.1.1 設計要件
          2. 10.1.1.1.2 詳細な設計手順
            1. 10.1.1.1.2.1 ステッピング・モータの速度
            2. 10.1.1.1.2.2 電流レギュレーション
            3. 10.1.1.1.2.3 ステッピング・モード
              1. 10.1.1.1.2.3.1 フル・ステッピング動作
              2. 10.1.1.1.2.3.2 ハーフ・ステッピング動作と高速減衰
              3. 10.1.1.1.2.3.3 ハーフ・ステッピング動作と低速減衰
          3. 10.1.1.1.3 アプリケーション曲線
        2. 10.1.1.2 デュアル BDC モータ・アプリケーション
          1. 10.1.1.2.1 設計要件
          2. 10.1.1.2.2 詳細な設計手順
            1. 10.1.1.2.2.1 モータ電圧
            2. 10.1.1.2.2.2 電流レギュレーション
            3. 10.1.1.2.2.3 センス抵抗
          3. 10.1.1.2.3 アプリケーション曲線
        3. 10.1.1.3 熱に関する注意事項
          1. 10.1.1.3.1 最大出力電流
          2. 10.1.1.3.2 消費電力
          3. 10.1.1.3.3 熱性能
            1. 10.1.1.3.3.1 定常状態熱性能
            2. 10.1.1.3.3.2 過渡熱性能
        4. 10.1.1.4 標準的なモータ・ドライバのピン配置によるマルチソーシング
  12. 11電源に関する推奨事項
    1. 11.1 バルク容量
    2. 11.2 電源とロジックのシーケンシング
  13. 12レイアウト
    1. 12.1 レイアウトのガイドライン
    2. 12.2 レイアウト例
  14. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントのサポート
      1. 13.1.1 関連資料
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 コミュニティ・リソース
    4. 13.4 商標
  15. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PWP|16
  • RTE|16
サーマルパッド・メカニカル・データ
発注情報
10.1.1.3.3 熱性能

データシートに規定する接合部から周囲への熱抵抗 RθJA は、おもに各種ドライバの比較または熱性能の概算に役立ちます。しかし、実際のシステム性能は、PCB 層構成 (スタックアップ)、配線、ビア数、サーマル・パッド周りの銅面積に応じて、この値よりも良くなったり、悪くなったりします。ドライバが特定の電流を駆動する時間の長さもまた、消費電力や熱性能に影響を与えます。ここでは、定常状態および過渡熱条件での設計方法について考察します。

このセクションのデータは、次の基準を使用してシミュレーションしたものです。

HTSSOP (PWP パッケージ)

  • 2 層 PCB (サイズ 114.3 x 76.2 x 1.6mm)、標準 FR4、1oz (35µm 銅箔厚) または 2oz 銅箔厚。サーマル・ビアはサーマル・パッドの下にのみ配置 (4 x 3 アレイに 12 個のビア、1mm 間隔、0.2mm 直径、0.025mm 銅メッキ)。
    • 上層：HTSSOP パッケージ・フットプリントと銅プレーン・ヒートシンク。シミュレーションでは、上層の銅領域が変化しています。
    • 下層：ドライバのサーマル・パッド下のビアで熱的に接続されたグランド・プレーン。下層の銅箔面積は上層の銅箔面積によって変化します。
  • 4 層 PCB (サイズ 114.3 x 76.2 x 1.6mm)、標準 FR4。外側のプレーンは 1oz (35µm 銅箔厚) または 2oz 銅箔厚。内側のプレーンは 1oz で一定。サーマル・ビアはサーマル・パッドの下にのみ配置 (4 x 3 アレイに 12 個のビア、1mm 間隔、0.2mm 直径、0.025mm 銅メッキ)。
    • 上層：HTSSOP パッケージ・フットプリントと銅プレーン・ヒートシンク。シミュレーションでは、上層の銅領域が変化しています。
    • 中間層 1：サーマル・パッドとビアで熱的に接続された GND プレーン。グランド・プレーンの領域は 74.2mm x 74.2mm です。
    • 中間層 2：電源プレーン、熱的接続なし。電源プレーンの領域は 74.2mm x 74.2mm です。
    • 下層：ドライバの下に小さな銅パッドを設け、上層および内部 GND プレーンから打ったビアで熱的に接続した信号層。下層のサーマル・パッドはパッケージと同じサイズ (5mm x 4.4mm)。上層の銅プレーンが変化しても、下層のパッドのサイズは一定。

HTSSOP パッケージについてシミュレーションした基板の例を 図 10-11 に示します。表 10-3 に、各シミュレーションで変化させた基板の寸法を示します。

GUID-20220906-SS0I-KPNS-V2D4-SSP9GBKB4NZN-low.png図 10-11 HTSSOP の PCB モデルの上層
表 10-3 16 ピン PWP パッケージの寸法 A
銅 (Cu) 面積 (cm2)寸法 A (mm)
216.43
422.23
8

30.59

1642.37

WQFN (RTE パッケージ)

  • 2 層 PCB (サイズ 114.3 x 76.2 x 1.6mm)、標準 FR4、1oz (35µm 銅箔厚) または 2oz 銅箔厚。サーマル・ビアはパッケージのフットプリントの下にのみ配置 (5 個のビア、1mm 間隔、0.2mm 直径、0.025mm 銅メッキ)。
    • 上層：WQFN パッケージのフットプリントとトレース。
    • 下層：パッケージのフットプリントの下で、ビアを介して熱的に接続されるグランド・プレーン。シミュレーションでは、下層の銅箔面積を変化させています。
  • 4 層 PCB (サイズ 114.3 x 76.2 x 1.6mm)、標準 FR4。外側のプレーンは 1oz (35µm 銅箔厚) または 2oz 銅箔厚。内側のプレーンは 1oz で一定。サーマル・ビアはパッケージのフットプリントの下にのみ配置 (5 個のビア、1mm 間隔、0.2mm 直径、0.025mm 銅メッキ)。
    • 上層：WQFN パッケージのフットプリントとトレース。
    • 中間層 1：パッケージのフットプリントの下で、ビアを介して熱的に接続される GND プレーン。グランド・プレーンの領域は 74.2mm x 74.2mm です。
    • 中間層 2：電源プレーン、熱的接続なし。電源プレーンの領域は 74.2mm x 74.2mm です。
    • 下層：ドライバの下に小さな銅パッドを設け、上層および内部 GND プレーンから打ったビアで熱的に接続した信号層。下層のサーマル・パッドは 1.55mm x 1.55mm。下層のサーマル・パッドは、パッケージと同じサイズ (3mm x 3mm)。下層のパッドのサイズは一定。

HTSSOP パッケージについてシミュレーションした基板の例を 図 10-12 に示します。表 10-4 に、各シミュレーションで変化させた基板の寸法を示します。

GUID-20220906-SS0I-VRZG-N5LB-N3HMLHW8VSQ7-low.png図 10-12 WQFN の PCB モデルの上層
表 10-4 16 ピン RTE パッケージの寸法 A
銅 (Cu) 面積 (cm2)寸法 A (mm)
214.14
420.00
828.28
1640.00