JAJSIH1A May   2020  – April 2021 DRV8705-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
    1.     デバイス比較表
  5. 5 ピン構成
    1.     DRV8705-Q1 RHB パッケージ (VQFN) ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 デバイス・インターフェイス・バリアント
        1. 7.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.2.2 ハードウェア (H/W)
      3. 7.3.3 入力 PWM モード
        1. 7.3.3.1 ハーフブリッジ制御
        2. 7.3.3.2 H ブリッジ制御
        3. 7.3.3.3 分割 HS/LS ソレノイド制御
      4. 7.3.4 スマート・ゲート・ドライバ
        1. 7.3.4.1 機能ブロック図
        2. 7.3.4.2 スルーレート制御 (IDRIVE)
        3. 7.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 7.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 7.3.6 ローサイド差動電流シャント・アンプ
      7. 7.3.7 ピン配置
        1. 7.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、IN2/PH、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 7.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 7.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 7.3.7.4 クワッドレベル入力 (GAIN)
        5. 7.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 7.3.8 保護および診断機能
        1. 7.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 7.3.8.2  フォルト・リセット (CLR_FLT)
        3. 7.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 7.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 7.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 7.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 7.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 7.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 7.3.8.9  過熱警告 (OTW)
        10. 7.3.8.10 サーマル・シャットダウン (OTSD)
        11. 7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 7.3.8.12 障害検出と応答の概略表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 非アクティブまたはスリープ状態
      2. 7.4.2 スタンバイ状態
      3. 7.4.3 動作状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI インターフェイス
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 複数スレーブに対する SPI インターフェイス
        1. 7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
    6. 7.6 レジスタ・マップ
      1. 7.6.1 ステータス・レジスタ
      2. 7.6.2 制御レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
  9. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
      2. 11.1.2 Receiving Notification of Documentation Updates
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 Electrostatic Discharge Caution
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

DRV8705-Q1 RHB パッケージ (VQFN) ピン機能

端子I/O種類説明
番号名称名称
DRV8705S-Q1DRV8705H-Q1
1GNDI/Oグランドデバイスのグランド。システム・グランドに接続します。
2DVDDI電源デバイスのロジックおよびデジタル出力電源入力。1.0µF、6.3V セラミック・コンデンサを DVDD ピンと GND ピンの間に接続します。
3nSCS—Iデジタルシリアル・チップ選択。論理 Low でシリアル・インターフェイス通信をイネーブルにします。内部プルアップ抵抗。
—GAINIアナログアンプのゲイン設定。4 レベル入力ピンは外付け抵抗により設定。
4SCLK—Iデジタルシリアル・クロック入力。シリアル・データは、このピンの対応する立ち上がりおよび立ち下がりエッジでシフト・アウトおよびキャプチャされます。内部プルダウン抵抗。
—VDSIアナログVDS 監視しきい値設定。6 レベル入力ピンは外付け抵抗により設定。
5SDI—Iデジタルシリアル・データ入力。データは、SCLK ピンの立ち下がりエッジでキャプチャされます。内部プルダウン抵抗。
—IDRIVEIアナログゲート・ドライバの出力電流設定。6 レベル入力ピンは外付け抵抗により設定。
6SDO—Oデジタルシリアル・データ出力。データは、SCLK ピンの立ち上がりエッジでシフト・アウトされます。プッシュプル出力。
—MODEIアナログPWM 入力モード設定。4 レベル入力ピンは外付け抵抗により設定。
7IN1/ENIデジタルハーフブリッジ制御入力。詳細については、PWM モードを参照してください。内部プルダウン。
8nHIZ1Iデジタルハーフブリッジ制御入力。詳細については、PWM モードを参照してください。内部プルダウン。
9IN2/PHIデジタルハーフブリッジ制御入力。詳細については、PWM モードを参照してください。内部プルダウン。
10nHIZ2Iデジタルハーフブリッジ制御入力。詳細については、PWM モードを参照してください。内部プルダウン。
11nSLEEPIデジタルデバイス・イネーブル・ピン。論理 Low でデバイスをシャットダウンし、スリープ・モードに移行します。内部プルダウン抵抗。
12DRVOFFIデジタルドライバ・シャットダウン・ピン。論理 High でハイサイドとローサイド両方のゲート・ドライバ出力をプルダウンします。内部プルダウン抵抗。
13nFAULTOデジタルフォルト状態出力。論理 Low で障害状態を示します。オープン・ドレイン出力。プルアップ抵抗が必要です。
14SOOアナログシャント・アンプ出力。
15RSVD——予約済みグランドに接続するか、接続を外したままにします。
16AREFI電源電流センス・アンプ用の外部基準電圧および電源。0.1µF、6.3V セラミック・コンデンサを AREF ピンと AGND ピンの間に接続します。
17AGNDI/O電源デバイスのグランド。システム・グランドに接続します。
18SPIアナログシャント・アンプの正入力。電流シャント抵抗の正端子に接続します。
19SNIアナログシャント・アンプの負入力。電流シャント抵抗の負端子に接続します。
20GH1Oアナログハイサイド・ゲート・ドライバの出力。ハイサイド・パワー MOSFET のゲートに接続します。
21SH1Iアナログハイサイド・ソース・センス入力。ハイサイド・パワー MOSFET のソースに接続します。
22GL1Oアナログローサイド・ゲート・ドライバの出力。ローサイド・パワー MOSFET のゲートに接続します。
23SL1Iアナログローサイド MOSFET のゲート・ドライブ・センス機能とパワー・リターン。ローサイド MOSFET のグランド・リターンへの低インピーダンス・パスを使用して、システム・グランドに接続します。
24SL2Iアナログローサイド MOSFET のゲート・ドライブ・センス機能とパワー・リターン。ローサイド MOSFET のグランド・リターンへの低インピーダンス・パスを使用して、システム・グランドに接続します。
25GL2Oアナログローサイド・ゲート・ドライバの出力。ローサイド・パワー MOSFET のゲートに接続します。
26SH2Iアナログハイサイド・ソース・センス入力。ハイサイド・パワー MOSFET のソースに接続します。
27GH2Oアナログハイサイド・ゲート・ドライバの出力。ハイサイド・パワー MOSFET のゲートに接続します。
28DRAINIアナログブリッジ MOSFET ドレイン電圧センス・ピン。ハイサイド MOSFET ドレインのコモン・ポイントに接続します。
29PVDDI電源デバイス・ドライバの電源入力。ブリッジ電源に接続します。0.1µF、PVDD 定格セラミックコンデンサと 10µF 以上のローカル・バルク容量を PVDD ピンと GND ピンの間に接続します。
30VCPI/O電源チャージ・ポンプの出力。1µF、16V セラミック・コンデンサを VCP ピンと PVDD ピンの間に接続します。
31CPHI/O電源チャージ・ポンプのスイッチング・ノード。100nF、PVDD 定格セラミック・コンデンサを CPH ピンと CPL ピンの間に接続します。
32CPLI/O電源チャージ・ポンプのスイッチング・ノード。100nF、PVDD 定格セラミック・コンデンサを CPH ピンと CPL ピンの間に接続します。