JAJSIH1A May   2020  – April 2021 DRV8705-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
    1.     デバイス比較表
  5. 5 ピン構成
    1.     DRV8705-Q1 RHB パッケージ (VQFN) ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 デバイス・インターフェイス・バリアント
        1. 7.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.2.2 ハードウェア (H/W)
      3. 7.3.3 入力 PWM モード
        1. 7.3.3.1 ハーフブリッジ制御
        2. 7.3.3.2 H ブリッジ制御
        3. 7.3.3.3 分割 HS/LS ソレノイド制御
      4. 7.3.4 スマート・ゲート・ドライバ
        1. 7.3.4.1 機能ブロック図
        2. 7.3.4.2 スルーレート制御 (IDRIVE)
        3. 7.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 7.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 7.3.6 ローサイド差動電流シャント・アンプ
      7. 7.3.7 ピン配置
        1. 7.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、IN2/PH、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 7.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 7.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 7.3.7.4 クワッドレベル入力 (GAIN)
        5. 7.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 7.3.8 保護および診断機能
        1. 7.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 7.3.8.2  フォルト・リセット (CLR_FLT)
        3. 7.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 7.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 7.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 7.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 7.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 7.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 7.3.8.9  過熱警告 (OTW)
        10. 7.3.8.10 サーマル・シャットダウン (OTSD)
        11. 7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 7.3.8.12 障害検出と応答の概略表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 非アクティブまたはスリープ状態
      2. 7.4.2 スタンバイ状態
      3. 7.4.3 動作状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI インターフェイス
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 複数スレーブに対する SPI インターフェイス
        1. 7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
    6. 7.6 レジスタ・マップ
      1. 7.6.1 ステータス・レジスタ
      2. 7.6.2 制御レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
  9. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
      2. 11.1.2 Receiving Notification of Documentation Updates
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 Electrostatic Discharge Caution
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

7.6.2 制御レジスタ

表 7-19 に、制御レジスタ用にメモリマップされたレジスタを示します。表 7-19 にないレジスタ・オフセット・アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 7-19 制御レジスタ
アドレス略称レジスタ名セクション
4hIC_CTRLIC 制御レジスタ表示
5hBRG_CTRLBRG 制御レジスタ表示
6hDRV_CTRL_1DRV 制御レジスタ 1表示
7hDRV_CTRL_2DRV 制御レジスタ 2表示
8hDRV_CTRL_3DRV 制御レジスタ 3表示
9hVDS_CTRL_1VDS 制御レジスタ 1表示
AhVDS_CTRL_2VDS 制御レジスタ 2表示
BhOLSC_CTRLOLSC 制御レジスタ表示
ChUVOV_CTRLUVOV 制御レジスタ表示
DhCSA_CTRLCSA 制御レジスタ表示

表の小さなセルに収まるように、複雑なビット・アクセス・タイプを記号で表記しています。表 7-20 に、このセクションでアクセス・タイプに使用しているコードを示します。

表 7-20 制御アクセス・タイプ・コード
アクセス・タイプコード説明
読み出しタイプ
RR読み出し
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

7.6.2.1 IC_CTRL レジスタ (アドレス = 4h) [リセット = 6h]

IC_CTRL は 図 7-31 に示し、表 7-21 で説明します。

概略表に戻ります。

IC 構成用制御レジスタ

図 7-31 IC_CTRL レジスタ
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EN_DRVSSC_DISIN1/EN_MODEIN2/PH_MODELOCKCLR_FLT
R/W-0bR/W-0bR/W-0bR/W-0bR/W-11bR/W-0b
表 7-21 IC_CTRL レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7EN_DRVR/W0bゲート・ドライバ・ビットのイネーブル

0b = ドライバ入力は無視され、ゲート・ドライバのパッシブ・プルダウンがイネーブルになります。

1b = ゲート・ドライバ出力がイネーブルになり、デジタル入力により制御されます。

6SSC_DISR/W0bデバイスの拡散スペクトラム・クロック処理のディセーブル

0b = イネーブル状態。

1b = ディセーブル状態。

5IN1/EN_MODER/W0bIN1/EN 制御モード。

0b = IN1/EN 信号は IN1/EN ピンから供給されます。

1b = IN1/EN 信号は、S_IN1/EN ビットから供給されます。

4IN2/PH_MODER/W0bIN2/PH 制御モード。

0b = IN2/PH 信号は IN2/PH ピンから供給されます。

1b = IN2/PH 信号は S_IN2/PH ビットから供給されます。

3-1LOCKR/W11b制御レジスタのロックとロック解除。一覧にないビット設定は無効です。

011b = すべての制御レジスタをロック解除します。

110b = これらのビット以外の追加の書き込みを無視することで、制御レジスタをロックします。

0CLR_FLTR/W0bラッチされた障害状態情報をクリア。

0b = デフォルト状態。

1b = 障害がクリアされ、完了後 0b にリセットされます。

7.6.2.2 BRG_CTRL レジスタ (アドレス = 5h) [リセット = 0h]

BRG_CTRL は 図 7-32 に示し、表 7-22 で説明します。

概略表に戻ります。

ブリッジ構成と出力制御用の制御レジスタ

図 7-32 BRG_CTRL レジスタ
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VGS_HS_DISBRG_MODEBRG_FWS_IN1/ENS_IN2/PHS_HIZ1S_HIZ2
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-22 BRG_CTRL レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7VGS_HS_DISR/W0bVGS 監視ベースのデッドタイム・ハンドシェイク。

0b = イネーブル状態。

1b = ディセーブル状態。tDRIVE および tDEAD 持続時間に基づくゲート駆動遷移。

6-5BRG_MODER/W00bH ブリッジ入力制御モード。

00b = 独立ハーフブリッジ入力制御。

01b = PH/EN H ブリッジ入力制御。

10b = PWM H ブリッジ入力制御。

11b = スプリット HS/LS ソレノイド入力制御。

4BRG_FWR/W0bH ブリッジ制御フリーホイール設定。

0b = ローサイド・フリーホイール。

1b = ハイサイド・フリーホイール。

3S_IN1/ENR/W0bIN1/EN 入力信号用制御ビット。IN1/EN_MODE ビットによりイネーブル。
2S_IN2/PHR/W0bIN2/PH 入力信号用制御ビット。IN2/PH_MODE ビットによりイネーブル。
1S_HIZ1R/W0bHIZ1 入力信号用制御ビット。ロジックまたは nHIZ1 ピンによる。ハーフブリッジ入力制御モードでのみアクティブ。

0b = 出力が IN1/EN 信号に追従。

1b = ゲート・ドライバ・プルダウンがイネーブル。ハーフブリッジ 1 Hi-Z

0S_HIZ2R/W0bHIZ2 入力信号用制御ビット。ロジックまたは nHIZ2 ピンによる。ハーフブリッジ入力制御モードでのみアクティブ。

0b = 出力が IN2/PH 信号に追従。

1b = ゲート・ドライバ・プルダウンがイネーブル。ハーフブリッジ 2 Hi-Z

7.6.2.3 DRV_CTRL_1 レジスタ (アドレス = 6h) [リセット = FFh]

DRV_CTRL_1 は 図 7-33 に示し、表 7-23 で説明します。

概略表に戻ります。

DRV ゲート電流構成の制御レジスタ

図 7-33 DRV_CTRL_1 レジスタ
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IDRVP_HSIDRVN_HS
R/W-1111bR/W-1111b
表 7-23 DRV_CTRL_1 レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7-4IDRVP_HSR/W1111bハイサイド・ピーク・ソース・プルアップ電流。

0000b = 0.5mA

0001b = 1mA

0010b = 2mA

0011b = 3mA

0100b = 4mA

0101b = 6mA

0110b = 8mA

0111b = 12mA

1000b = 16mA

1001b = 20mA

1010b = 24mA

1011b = 28mA

1100b = 31mA

1101b = 40mA

1110b = 48mA

1111b = 62mA

3-0IDRVN_HSR/W1111bハイサイド・ピーク・シンク・プルダウン電流。

0000b = 0.5mA

0001b = 1mA

0010b = 2mA

0011b = 3mA

0100b = 4mA

0101b = 6mA

0110b = 8mA

0111b = 12mA

1000b = 16mA

1001b = 20mA

1010b = 24mA

1011b = 28mA

1100b = 31mA

1101b = 40mA

1110b = 48mA

1111b = 62mA

7.6.2.4 DRV_CTRL_2 レジスタ (アドレス = 7h) [リセット = FFh]

DRV_CTRL_2 は 図 7-34 に示し、表 7-24 で説明します。

概略表に戻ります。

DRV ゲート電流構成の制御レジスタ

図 7-34 DRV_CTRL_2 レジスタ
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IDRVP_LSIDRVN_LS
R/W-1111bR/W-1111b
表 7-24 DRV_CTRL_2 レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7-4IDRVP_LSR/W1111bローサイド・ピーク・ソース・プルアップ電流

0000b = 0.5mA

0001b = 1mA

0010b = 2mA

0011b = 3mA

0100b = 4mA

0101b = 6mA

0110b = 8mA

0111b = 12mA

1000b = 16mA

1001b = 20mA

1010b = 24mA

1011b = 28mA

1100b = 31mA

1101b = 40mA

1110b = 48mA

1111b = 62mA

3-0IDRVN_LSR/W1111bローサイド・ピーク・シンク・プルダウン電流。

0000b = 0.5mA

0001b = 1mA

0010b = 2mA

0011b = 3mA

0100b = 4mA

0101b = 6mA

0110b = 8mA

0111b = 12mA

1000b = 16mA

1001b = 20mA

1010b = 24mA

1011b = 28mA

1100b = 31mA

1101b = 40mA

1110b = 48mA

1111b = 62mA

7.6.2.5 DRV_CTRL_3 レジスタ (アドレス = 8h) [リセット = 20h]

DRV_CTRL_3 は 図 7-35 に示し、表 7-25 で説明します。

概略表に戻ります。

DRV デッドタイム、ゲート電流駆動時間、VDS ブランキング時間用制御レジスタ

図 7-35 DRV_CTRL_3 レジスタ
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VGS_MODEVGS_TDRVVGS_TDEADVGS_IND
R/W-00bR/W-10bR/W-000bR/W-0b
表 7-25 DRV_CTRL_3 レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7-6VGS_MODER/W00bVGS ゲート障害監視モード。

00b = ラッチ障害。

01b = サイクルごと。

10b = 警告レポートのみ。

11b = ディセーブル状態。

5-4VGS_TDRVR/W10bVGS 駆動時間、VDS 監視ブランキング時間。

00b = 96µs

01b = 2µs

10b = 4µs

11b = 8µs

3-1VGS_TDEADR/W000b挿入可能なデジタル・デッドタイム。

000b = 0ns

001b = 250ns

010b = 500ns

011b = 750ns

100b = 1000ns

101b = 2000ns

110b = 4000ns

111b = 8000ns

0VGS_INDR/W0bVGS 独立シャットダウン・モード・イネーブル。BRG_MODE = 00b、11b ではアクティブ。

0b = ディセーブル状態。

1b = イネーブル状態。VGS ゲート障害では、関連するハーフブリッジだけがシャットダウンされます。

7.6.2.6 VDS_CTRL_1 レジスタ (アドレス = 9h) [リセット = 20h]

VDS_CTRL_1 は 図 7-36 に示し、表 7-26 で説明します。

概略表に戻ります。

VDS 過電流コンパレータ用制御レジスタ

図 7-36 VDS_CTRL_1 レジスタ
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VDS_MODEVDS_DGVDS_IDRVNVGS_LVLVDS_IND
R/W-00bR/W-10bR/W-00bR/W-0bR/W-0b
表 7-26 VDS_CTRL_1 レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7-6VDS_MODER/W00bVDS 過電流監視モード。

00b = ラッチ障害。

01b = サイクルごと。

10b = 警告レポートのみ。

11b = ディセーブル状態。

5-4VDS_DGR/W10bVDS 過電流監視グリッチ除去時間。

00b = 1µs

01b = 2µs

10b = 4µs

11b = 8µs

3-2VDS_IDRVNR/W00bVDS_OCP 障害後の I DRVN ゲート・プルダウン電流。

00b = プログラマブル IDRVN

01b = 8mA

10b = 31mA

11b = 62mA

1VGS_LVLR/W0bデッドタイム・ハンドシェイクおよびゲート障害検出用 VGS 監視スレッショルド。

0b = 1.4V。

1b = 1.0V

0VDS_INDR/W0bVDS 独立シャットダウン・モード・イネーブル。BRG_MODE = 00b、11b ではアクティブ。

0b = ディセーブル状態。

1b = イネーブル状態。VDS 過電流障害では、関連するハーフブリッジだけがシャットダウンされます。

7.6.2.7 VDS_CTRL_2 レジスタ (アドレス = Ah) [リセット = DDh]

VDS_CTRL_2 は 図 7-37 に示し、表 7-27 で説明します。

概略表に戻ります。

VDS スレッショルド電圧用制御レジスタ

図 7-37 VDS_CTRL_2 レジスタ
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VDS_HS_LVLVDS_LS_LVL
R/W-1101bR/W-1101b
表 7-27 VDS_CTRL_2 レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7-4VDS_HS_LVLR/W1101bハイサイド VDS 過電流監視スレッショルド。

0000b = 0.06V

00001b = 0.08V

0010b = 0.10V

0011b = 0.12V

0100b = 0.14V

0101b = 0.16V

0110b = 0.18V

0111b = 0.2V

1000b = 0.3V

1001b = 0.4V

1010b = 0.5V

1011b = 0.6V

1100b = 0.7V

1101b = 1V

1110b = 1.4V

1111b = 2V

3-0VDS_LS_LVLR/W1101bローサイド VDS 過電流監視スレッショルド。

0000b = 0.06V

0001b = 0.08V

0010b = 0.10V

0011b = 0.12V

0100b = 0.14V

0101b = 0.16V

0110b = 0.18V

0111b = 0.2V

1000b = 0.3V

1001b = 0.4V

1010b = 0.5V

1011b = 0.6V

1100b = 0.7V

1101b = 1V

1110b = 1.4V

1111b = 2V

7.6.2.8 OLSC_CTRL レジスタ (アドレス = Bh) [リセット = 0h]

OLSC_CTRL は 図 7-38 に示し、表 7-28 で説明します。

概略表に戻ります。

オフライン診断の制御レジスタ。

図 7-38 OLSC_CTRL レジスタ
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RESERVEDOLSC_ENPU_SH1PD_SH1PU_SH2PD_SH2
R/W-000bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-28 OLSC_CTRL レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7-5RESERVEDR/W000b予約済み
4OLSC_ENR/W0bオフライン・オープン負荷 / 短絡診断イネーブル。

0b = ディセーブル状態。

1b = VDS モニタをリアルタイム電圧監視モードに設定し、診断電流ソースをイネーブル。

3PU_SH1R/W0bハーフブリッジ 1 プルアップ診断電流ソース。OLSC_EN ビットを設定して使用する必要あり。

0b = ディセーブル状態。

1b = イネーブル状態。

2PD_SH1R/W0bハーフブリッジ 1 プルダウン診断電流ソース。OLSC_EN ビットを設定して使用する必要あり。

0b = ディセーブル状態。

1b = イネーブル状態。

1PU_SH2R/W0bハーフブリッジ 2 プルアップ診断電流ソース。OLSC_EN ビットを設定して使用する必要あり。

0b = ディセーブル状態。

1b = イネーブル状態。

0PD_SH2R/W0bハーフブリッジ 2 プルダウン診断電流ソース。OLSC_EN ビットを設定して使用する必要あり。

0b = ディセーブル状態。

1b = イネーブル状態。

7.6.2.9 UVOV_CTRL レジスタ (アドレス = Ch) [リセット = 14h]

UVOV_CTRL は 図 7-39 に示し、表 7-29 で説明します。

概略表に戻ります。

低電圧および過電圧監視用制御レジスタ

図 7-39 UVOV_CTRL レジスタ
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PVDD_UV_MODEPVDD_OV_MODEPVDD_OV_DGPVDD_OV_LVLVCP_UV_MODEVCP_UV_LVL
R/W-0bR/W-00bR/W-10bR/W-1bR/W-0bR/W-0b
表 7-29 UVOV_CTRL レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7PVDD_UV_MODER/W0bPVDD 電源低電圧監視モード。

0b = ラッチ障害。

1b = 自動復帰。

6-5PVDD_OV_MODER/W00bPVDD 電源過電圧監視モード。

00b = ラッチ障害。

01b = 自動復帰。

10b = 警告レポートのみ。

11b = ディセーブル状態。

4-3PVDD_OV_DGR/W10bPVDD 電源過電圧監視グリッチ除去時間。

00b = 1µs

01b = 2µs

10b = 4µs

11b = 8µs

2PVDD_OV_LVLR/W1bPVDD 電源過電圧監視スレッショルド。

0b = 21.5V

1b = 28.5V

1VCP_UV_MODER/W0bVCP チャージ・ポンプ低電圧監視モード。

0b = ラッチ障害。

1b = 自動復帰。

0VCP_UV_LVLR/W0bVCP チャージ・ポンプ低電圧監視スレッショルド。

0b = 2.5V

1b = 5V

7.6.2.10 CSA_CTRL レジスタ (アドレス = Dh) [リセット = 1h]

CSA_CTRL は 図 7-40 に示し、表 7-30 で説明します。

概略表に戻ります。

電流シャント・アンプ用制御レジスタ

図 7-40 CSA_CTRL レジスタ
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CSA_SH_ENCSA_BLK_SELCSA_BLKCSA_DIVCSA_GAIN
R/W-0bR/W-0bR/W-000bR/W-0bR/W-01b
表 7-30 CSA_CTRL レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7CSA_SH_ENR/W0b電流シャント・アンプ・サンプル / ホールド。

0b = ディセーブル状態

1b = イネーブル状態

6CSA_BLK_SELR/W0b電流シャント・アンプのブランキング・トリガ・ソース。

0b = ハーフブリッジ 1

1b = ハーフブリッジ 2

5-3CSA_BLKR/W000b電流シャント・アンプのブランキング時間。tDRV の割合 (%)

000b = 0%、ディセーブル状態

001b = 25%

010b = 37.5%

011b = 50%

100b = 62.5%

101b = 75%

110b = 87.5%

111b = 100%

2CSA_DIVR/W0b電流シャント・アンプ基準電圧デバイダ。

0b = AREF/2

1b = AREF/8

1-0CSA_GAINR/W01b電流シャント・アンプのゲイン設定。

00b = 10V/V

01b = 20V/V

10b = 40V/V

11b = 80V/V