JADA076A March   2026  – March 2026 AM68A , AM69 , AM69A , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4VE-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1

 

  1.   1
  2.   概要
  3.   商標
  4. 1TDA4VH 内でのデータ移動
    1. 1.1 共通バス アーキテクチャ サブシステム (CBASS)
    2. 1.2 ナビゲータ サブシステム (NAVSS)
      1. 1.2.1 NAVSS North Bridge (NB)
    3. 1.3 マルチコア共有メモリ コントローラ (MSMC)
  5. 2サービス品質 (QoS)
    1. 2.1 NAVSS0
      1. 2.1.1 NAVSS0 North Bridge
        1. 2.1.1.1 通常のトラフィックとリアルタイムのトラフィックの関係
    2. 2.2 マルチコア共有メモリ コントローラ (MSMC)
    3. 2.3 DDR サブシステム (DDRSS)
      1. 2.3.1 MSMC2DDR ブリッジ
      2. 2.3.2 サービス クラス (CoS)
    4. 2.4 QoS の概要
  6. 3ケース スタディ：ディスプレイ同期喪失の問題
    1. 3.1 問題提起
    2. 3.2 セットアップと再現
      1. 3.2.1 要件
        1. 3.2.1.1 RTOS パッチ
          1. 3.2.1.1.1 0001-vision_apps-Remove-the-DSS-application-from-MCU2_0.patch
          2. 3.2.1.1.2 0002-vision_apps-Remove-display-use-from-the-AVP-demo.patch
        2. 3.2.1.2 Linux パッチ
          1. 3.2.1.2.1 0001-arm64-dts-ti-k3-j784s4-vision-apps-Re-enable-DSS-for.patch
      2. 3.2.2 ホスト セットアップ
      3. 3.2.3 ターゲット セットアップ
      4. 3.2.4 再現
    3. 3.3 QoS のデバッグ
      1. 3.3.1 CPTracer
        1. 3.3.1.1  構成
        2. 3.3.1.2  プロファイリングのスループット
        3. 3.3.1.3  プロファイリング レイテンシ
        4. 3.3.1.4  トランザクションのプロファイリング
        5. 3.3.1.5  関連ルートのプロファイリング
        6. 3.3.1.6  DSS スループットのプロファイリング
          1. 3.3.1.6.1 理論上の DSS スループット
          2. 3.3.1.6.2 通常の DSS スループット
          3. 3.3.1.6.3 AVP デモを実行した場合の DSS スループット
        7. 3.3.1.7  DSS レイテンシのプロファイリング
        8. 3.3.1.8  C7x スループットのプロファイリング
        9. 3.3.1.9  C7x のスループットと DSS のレイテンシのプロファイリング
        10. 3.3.1.10 C7x_4 コア トランザクションのプロファイリング
      2. 3.3.2 QoS 設定の編集
        1. 3.3.2.1 Order ID の編集
          1. 3.3.2.1.1 DSS Order ID
          2. 3.3.2.1.2 C7x Order ID
        2. 3.3.2.2 NRT および RT ルーティング
          1. 3.3.2.2.1 U-Boot での NRT および RT ルーティング
        3. 3.3.2.3 優先度の編集
          1. 3.3.2.3.1 DSS 優先度
          2. 3.3.2.3.2 C7x 優先度
      3. 3.3.3 CoS マッピングの編集
        1. 3.3.3.1 CoS マッピング レジスタ
        2. 3.3.3.2 CoS マッピングの確認
    4. 3.4 DSS の同期ロスの修正
      1. 3.4.1 C7x_4 コア トランザクションの再マッピング
        1. 3.4.1.1 ti-u-boot-2023.04
        2. 3.4.1.2 ti-u-boot-2025.01
      2. 3.4.2 すべての優先度を尊重
        1. 3.4.2.1 ti-u-boot-2023.04
        2. 3.4.2.2 ti-u-boot-2025.01
  7. 4まとめ
  8. 5参考資料
  9. 6改訂履歴

1 TDA4VH 内でのデータ移動

注: セクション 3 をお読みください。詳細については、TDA4VH TRM のシステム インターコネクトを参照してください。

トランザクションがどのように負荷分散され、優先順位付けされるかを理解するには、システム インターコネクトとデータの流れについて大まかに把握しておくことが重要です。以下のケーススタディでは、主にディスプレイ サブシステム (DSS) と C7x から DDR サブシステム (DDRSS) へのデータ ルーティングに焦点を当てますが、すべてのイニシエータとターゲットについて大まかに理解しておくことが望ましいです。

図 1-1 (TDA4VH TRM から取得) は、イニシエータとターゲットの概略図と、要求の方向を示します。DSS は「イニシエータ」ブロック内にあります。TDA4VH TRM 内のセクション 3.2.6「イニシエータ — ターゲット接続」には、システム内のイニシエータとターゲットとの関係をさらに詳しく説明するコネクティビティ マトリクスが含まれています。

デバイス システム インターコネクトの概要図 1-1 デバイス システム インターコネクトの概要

C7x から DDR へのリクエストは、主に次の経路をたどります：C7x → MSMC → DDRSS

DSS から DDR へのリクエストは、主に次の経路をたどります：DSS → メイン CBASS → NAVSS → MSMC → DDRSS