JAJSIZ9E April   2020  – April 2025 AWR6443 , AWR6843

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
      1. 6.2.1 信号の説明 - デジタル
      2. 6.2.2 信号の説明 - アナログ
    3. 6.3 ピン属性
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
    7. 7.7  消費電力の概略
    8. 7.8  パワー セーブ モード
    9. 7.9  RF 仕様
    10. 7.10 CPU の仕様
    11. 7.11 FCBGA パッケージの熱抵抗特性 [ABL0161]
    12. 7.12 タイミングおよびスイッチング特性
      1. 7.12.1  電源シーケンスおよびリセット タイミング
      2. 7.12.2  入力クロックおよび発振器
        1. 7.12.2.1 クロック仕様
      3. 7.12.3  マルチバッファ付き / 標準シリアル ペリフェラル インターフェイス (MibSPI)
        1. 7.12.3.1 ペリフェラルの概要
        2. 7.12.3.2 MibSPI 送信および受信 RAM の構成
          1. 7.12.3.2.1 SPI のタイミング条件
          2. 7.12.3.2.2 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 0、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力)
          3. 7.12.3.2.3 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 1、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力)
        3. 7.12.3.3 SPI ペリフェラル モードの I/O タイミング
          1. 7.12.3.3.1 SPI ペリフェラル モードのスイッチング パラメータ (SPICLK = 入力、SPISIMO = 入力、SPISOMI = 出力) #GUID-F179918D-8747-4E9F-AE33-23F33763D52C/T4362547-70 #GUID-F179918D-8747-4E9F-AE33-23F33763D52C/T4362547-71 #GUID-F179918D-8747-4E9F-AE33-23F33763D52C/T4362547-73
        4. 7.12.3.4 代表的なインターフェイス プロトコルの図 (ペリフェラル モード)
      4. 7.12.4  LVDS インターフェイスの構成
        1. 7.12.4.1 LVDS インターフェイスのタイミング
      5. 7.12.5  汎用入出力 (General-Purpose Input/Output)
        1. 7.12.5.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      6. 7.12.6  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.12.6.1 CANx TX および RX ピンの動的特性
      7. 7.12.7  シリアル通信インターフェイス (SCI)
        1. 7.12.7.1 SCI のタイミング要件
      8. 7.12.8  I2C (Inter-Integrated Circuit Interface)
        1. 7.12.8.1 I2C のタイミング要件
      9. 7.12.9  クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.12.9.1 QSPI のタイミング条件
        2. 7.12.9.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.12.9.3 QSPI スイッチング特性
      10. 7.12.10 ETM トレース インターフェイス
        1. 7.12.10.1 ETMTRACE のタイミング条件
        2. 7.12.10.2 ETM TRACE のスイッチング特性
      11. 7.12.11 データ変更モジュール (DMM)
        1. 7.12.11.1 DMM のタイミング要件
      12. 7.12.12 JTAG インターフェイス
        1. 7.12.12.1 JTAG のタイミング条件
        2. 7.12.12.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.12.12.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
        1. 8.3.1.1 クロック サブシステム
        2. 8.3.1.2 送信サブシステム
        3. 8.3.1.3 受信サブシステム
      2. 8.3.2 プロセッサ サブシステム
      3. 8.3.3 車載用インターフェイス
      4. 8.3.4 ホスト インターフェイス
      5. 8.3.5 メイン サブシステム Cortex-R4F
      6. 8.3.6 DSP サブシステム
      7. 8.3.7 ハードウェア アクセラレータ
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け ADC チャネル (サービス)
        1. 8.4.1.1 GP-ADC パラメータ
    5. 8.5 ブート モード
      1. 8.5.1 フラッシュ モード
      2. 8.5.2 機能モード
  10. 9 監視と診断
    1. 9.1 監視と診断のメカニズム
      1. 9.1.1 エラー通知モジュール
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  13.   改訂履歴
  14. 12メカニカル、パッケージ、および注文情報
    1. 12.1 パッケージ情報
    2. 12.2 ABL, 10.4 × 10.4 mm のトレイ情報
7.12.3.2.2 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 0、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力)
番号(1)(2)(3) パラメータ 最小値 標準値 最大値 単位
1 tc(SPC)M サイクル時間、SPICLK(4) 25 256tc(VCLK) ns
2(4) tw(SPCH)M パルス幅、SPICLK high (クロック極性 = 0) 0.5tc(SPC)M - 4 0.5tc(SPC)M + 4 ns
tw(SPCL)M パルス幅、SPICLK Low (クロック極性 = 1) 0.5tc(SPC)M - 4 0.5tc(SPC)M + 4
3(4) tw(SPCL)M パルス幅、SPICLK Low (クロック極性 = 0) 0.5tc(SPC)M - 4 0.5tc(SPC)M + 4 ns
tw(SPCH)M パルス幅、SPICLK high (クロック極性 = 1) 0.5tc(SPC)M - 4 0.5tc(SPC)M + 4
4(4) td(SPCH-SIMO)M 遅延時間、SPISIMO 有効から SPICLK Low まで (クロック極性 = 0) 0.5tc(SPC)M - 3 ns
td(SPCL-SIMO)M 遅延時間、SPISIMO 有効から SPICLK High まで (クロック極性 = 1) 0.5tc(SPC)M - 3
5(4) tv(SPCL-SIMO)M 有効時間、SPICLK Low から SPISIMO データ有効の間 (クロック極性 = 0) 0.5tc(SPC)M - 10.5 ns
tv(SPCH-SIMO)M 有効時間、SPICLK High から SPISIMO データ有効の間 (クロック極性 = 1) 0.5tc(SPC)M - 10.5
6(5) tC2TDELAY セットアップ時間、CS アクティブから SPICLK High まで
(クロック極性 = 0)		 CSHOLD = 0 (C2TDELAY+2)*tc(VCLK) – 7.5 (C2TDELAY+2) * tc(VCLK) + 7 ns
CSHOLD = 1 (C2TDELAY +3) * tc(VCLK) – 7.5 (C2TDELAY+3) * tc(VCLK) + 7
セットアップ時間、CS アクティブから SPICLK Low まで
(クロック極性 = 1)		 CSHOLD = 0 (C2TDELAY+2)*tc(VCLK) – 7.5 (C2TDELAY+2) * tc(VCLK) + 7
CSHOLD = 1 (C2TDELAY +3) * tc(VCLK) – 7.5 (C2TDELAY+3) * tc(VCLK) + 7
7(5) tT2CDELAY ホールド時間、SPICLK Low から CS 非アクティブまで (クロック極性 = 0) 0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 7 0.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5 ns
ホールド時間、SPICLK High から CS 非アクティブまで (クロック極性 = 1) 0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 7 0.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5
8(4) tsu(SOMI-SPCL)M セットアップ時間、SPISOMI から SPICLK Low まで
(クロック極性 = 0)		 5 ns
tsu(SOMI-SPCH)M セットアップ時間、SPISOMI から SPICLK High まで
(クロック極性 = 1)		 5
9(4) th(SPCL-SOMI)M ホールド時間、SPICLK Low から SPISOMI データ有効の間
(クロック極性 = 0)		 3 ns
th(SPCH-SOMI)M ホールド時間、SPICLK High から SPISOMI データ有効の間
(クロック極性 = 1)		 3
(1) マスタ ビット (SPIGCRx.0) はセットされ、クロック位相ビット (SPIFMTx.16) はクリアされています (x = 0 または 1)。
(2) tc(MSS_VCLK) = メイン サブシステム クロック時間 = 1 / f(MSS_VCLK).詳細については、『テクニカル リファレンス マニュアル』を参照してください。
(3) SPI がコントローラ モードの場合、次の条件を満たす必要があります。PS 値が 1～255 の場合：tc(SPC)M ≥ (PS + 1)tc(MSS_VCLK) ≥ 25ns。ここで、PS は SPIFMTx.[15:8] レジスタ ビットで設定されたプリスケール値です。PS 値が 0 の場合：tc(SPC)M = 2tc(MSS_VCLK) ≥ 25ns。
(4) 基準となる SPICLK 信号のアクティブ エッジはクロック極性ビット (SPIFMTx.17) によって制御されます。
(5) C2TDELAY および T2CDELAY は、SPIDELAY レジスタでプログラムされます
AWR6443 AWR6843 SPI コントローラ モードの外部タイミング (クロック位相 = 0)図 7-5 SPI コントローラ モードの外部タイミング (クロック位相 = 0)
AWR6443 AWR6843 SPI コントローラ モードのチップ セレクト タイミング (クロック位相 = 0)図 7-6 SPI コントローラ モードのチップ セレクト タイミング (クロック位相 = 0)