JAJSSL5A December   2023  – May 2025 LMX1906-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
      1. 6.1.1 分周器および乗数の範囲
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 パワーオン リセット
      2. 6.3.2 温度センサ
      3. 6.3.3 クロック出力
        1. 6.3.3.1 クロック出力バッファ
        2. 6.3.3.2 クロック MUX
        3. 6.3.3.3 クロック分周比
        4. 6.3.3.4 クロック 乗算器
          1. 6.3.3.4.1 クロック 乗算器に関する一般情報
          2. 6.3.3.4.2 クロック 乗算器のステート マシン クロック
            1. 6.3.3.4.2.1 ステート マシン クロック
          3. 6.3.3.4.3 クロック 乗算器のキャリブレーション
          4. 6.3.3.4.4 クロック 乗算器のロック検出
          5. 6.3.3.4.5 ウォッチドッグ タイマ
      4. 6.3.4 LOGICLK 出力
        1. 6.3.4.1 LOGICLK 出力フォーマット
        2. 6.3.4.2 LOGICLK_DIV_PRE および LOGICLK_DIV デバイダ
      5. 6.3.5 SYSREF
        1. 6.3.5.1 SYSREF 出力バッファ
          1. 6.3.5.1.1 メイン クロック用の SYSREF 出力バッファ (SYSREFOUT)
          2. 6.3.5.1.2 LOGICLK の SYSREF 出力バッファ
        2. 6.3.5.2 SYSREF の周波数および遅延の生成
        3. 6.3.5.3 SYSREFREQ ピンと SYSREFREQ_force フィールド
          1. 6.3.5.3.1 SYSREFREQ ピン同相電圧
          2. 6.3.5.3.2 SYSREFREQ ウィンドウ処理機能
            1. 6.3.5.3.2.1 SYSREF ウィンドウ処理の一般的な手順フローチャート
            2. 6.3.5.3.2.2 遅延生成機能 (リタイム) 付きの SYSREFREQ リピータ モード
            3. 6.3.5.3.2.3 SYSREF ウィンドウ処理に関するその他のガイダンス
            4. 6.3.5.3.2.4 グリッチのない出力
            5. 6.3.5.3.2.5 SYNC 機能を使用する場合
          3. 6.3.5.3.3 同期機能
    4. 6.4 デバイスの機能モード構成
      1. 6.4.1 ピン モード制御
        1. 6.4.1.1 チップ イネーブル (CE)
        2. 6.4.1.2 出力チャネル制御
        3. 6.4.1.3 ロジック出力制御
        4. 6.4.1.4 SYSREF の出力制御
        5. 6.4.1.5 デバイス モード選択
        6. 6.4.1.6 分割器または乗算器値の選択
        7. 6.4.1.7 キャリブレーション制御ピン
        8. 6.4.1.8 出力電力制御
  8. 7 レジスタ マップ
    1. 7.1 デバイスのレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 ‌SYSREFREQ 入力構成
      2. 8.1.2 未使用ピンの処理
      3. 8.1.3 消費電流
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 ローカル発振分配キャリブレーション
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーションのプロット
      2. 8.2.2 JESD204B/C クロック分配アプリケーション
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 パワーアップのタイミング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
6.3.5.1.1 メイン クロック用の SYSREF 出力バッファ (SYSREFOUT)

クロック出力チャネル内の SYSREF 出力は、クロック出力バッファと同じ出力バッファ構造を持ち、同相電圧を調整する回路が追加されています。SYSREF 出力は、SYSREFOUTx_VCM フィールドで調整できる同相電圧付きの CML 出力と、SYSREFOUTx_PWR フィールドで設定できる出力レベルです。このリファレンス デザインにより DC 結合が可能になります。CLKOUT 出力には調整可能な同相電圧がないため、最適なノイズ性能を得るには AC 結合が必要であることに注意します。

LMX1906-SP SYSREF 出力バッファ図 6-7 SYSREF 出力バッファ

同相電圧と出力電力は相互に関連しており、100Ω の差動負荷があり、グランドへの DC パスがないと仮定してシミュレーションできます。同相電圧と出力は、表 6-8に示すように相互関係しています。長期的な信頼性の場合、VCM – VOD/2 ≥ 0.5V is required.に注意してください

表 6-8 シングルエンド電圧 (VOD) と同相電圧 (VCM)
SYSREFOUT_PWR 確認：VCM - VOL/2 ≥ 0.5V? SYSREFOUT_VCM VOD VCM
0 有効な状態 0 0.27 1.09
1 0.27 1.22
2 0.28 1.37
3 0.28 1.54
4 0.29 1.69
5 0.29 1.83
6 0.29 2.00
7 0.29 2.16
1 0 0.32 0.79
1 0.33 0.95
2 0.33 1.12
3 0.34 1.33
4 0.35 1.51
5 0.35 1.69
6 0.36 1.89
7 0.37 2.08
2 無効な状態 0 0.37 0.52
1 0.38 0.68
有効な状態 2 0.39 0.89
3 0.40 1.12
4 0.41 1.34
5 0.42 1.54
6 0.43 1.78
7 0.44 2.01
3 無効な状態 0 0.39 0.43
1 0.42 0.50
2 0.45 0.66
有効な状態 3 0.46 0.93
4 0.47 1.17
5 0.48 1.41
6 0.49 1.68
7 0.51 1.93
4 無効な状態 0 0.40 0.40
1 0.43 0.44
2 0.48 0.52
3 0.51 0.73
有効な状態 4 0.52 1.00
5 0.54 1.27
6 0.55 1.57
7 0.57 1.86
5 無効な状態 0 0.40 0.38
1 0.44 0.42
2 0.49 0.47
3 0.55 0.59
有効な状態 4 0.58 0.85
5 0.59 1.14
6 0.62 1.48
7 0.63 1.79
6 無効な状態 0 0.40 0.36
1 0.44 0.39
2 0.49 0.45
3 0.57 0.54
4 0.63 0.70
有効な状態 5 0.65 1.01
6 0.67 1.38
7 0.70 1.73
7 無効な状態 0 0.40 0.35
1 0.44 0.38
2 0.50 0.43
3 0.58 0.51
4 0.66 0.62
有効な状態 5 0.70 0.89
6 0.73 1.29
7 0.76 1.66