JAJSSL5A December   2023  – May 2025 LMX1906-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
      1. 6.1.1 分周器および乗数の範囲
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 パワーオン リセット
      2. 6.3.2 温度センサ
      3. 6.3.3 クロック出力
        1. 6.3.3.1 クロック出力バッファ
        2. 6.3.3.2 クロック MUX
        3. 6.3.3.3 クロック分周比
        4. 6.3.3.4 クロック 乗算器
          1. 6.3.3.4.1 クロック 乗算器に関する一般情報
          2. 6.3.3.4.2 クロック 乗算器のステート マシン クロック
            1. 6.3.3.4.2.1 ステート マシン クロック
          3. 6.3.3.4.3 クロック 乗算器のキャリブレーション
          4. 6.3.3.4.4 クロック 乗算器のロック検出
          5. 6.3.3.4.5 ウォッチドッグ タイマ
      4. 6.3.4 LOGICLK 出力
        1. 6.3.4.1 LOGICLK 出力フォーマット
        2. 6.3.4.2 LOGICLK_DIV_PRE および LOGICLK_DIV デバイダ
      5. 6.3.5 SYSREF
        1. 6.3.5.1 SYSREF 出力バッファ
          1. 6.3.5.1.1 メイン クロック用の SYSREF 出力バッファ (SYSREFOUT)
          2. 6.3.5.1.2 LOGICLK の SYSREF 出力バッファ
        2. 6.3.5.2 SYSREF の周波数および遅延の生成
        3. 6.3.5.3 SYSREFREQ ピンと SYSREFREQ_force フィールド
          1. 6.3.5.3.1 SYSREFREQ ピン同相電圧
          2. 6.3.5.3.2 SYSREFREQ ウィンドウ処理機能
            1. 6.3.5.3.2.1 SYSREF ウィンドウ処理の一般的な手順フローチャート
            2. 6.3.5.3.2.2 遅延生成機能 (リタイム) 付きの SYSREFREQ リピータ モード
            3. 6.3.5.3.2.3 SYSREF ウィンドウ処理に関するその他のガイダンス
            4. 6.3.5.3.2.4 グリッチのない出力
            5. 6.3.5.3.2.5 SYNC 機能を使用する場合
          3. 6.3.5.3.3 同期機能
    4. 6.4 デバイスの機能モード構成
      1. 6.4.1 ピン モード制御
        1. 6.4.1.1 チップ イネーブル (CE)
        2. 6.4.1.2 出力チャネル制御
        3. 6.4.1.3 ロジック出力制御
        4. 6.4.1.4 SYSREF の出力制御
        5. 6.4.1.5 デバイス モード選択
        6. 6.4.1.6 分割器または乗算器値の選択
        7. 6.4.1.7 キャリブレーション制御ピン
        8. 6.4.1.8 出力電力制御
  8. 7 レジスタ マップ
    1. 7.1 デバイスのレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 ‌SYSREFREQ 入力構成
      2. 8.1.2 未使用ピンの処理
      3. 8.1.3 消費電流
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 ローカル発振分配キャリブレーション
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーションのプロット
      2. 8.2.2 JESD204B/C クロック分配アプリケーション
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 パワーアップのタイミング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.3.5 SYSREF

SYSREF により、メインまたは LOGICLK 出力にリクロックされる低周波数の JESD204B/C 準拠信号を生成できます。CLKOUT 出力と SYSREF 出力の間の遅延は、ソフトウェアで調整できます。SYSREF 出力は、内部の SYSREF 分周器を使用するジェネレータとして、または SYSREFREQ ピンの信号を複製するリピータとして構成できます。メインクロックと LOGICLK 出力の両方の SYSREF ジェネレータは同じです。

表 6-7 SYSREF モード
SYSREF_MODE 説明
0 ジェネレータ モード

内部ジェネレータにより、SYSREF パルスの連続ストリームが生成されます。SYSREFREQ ピンまたは SYSREFREQ_FORCE ビットを使用すると、チャネルから SYSREF 分圧器をゲートして、SYSREF 分周器の同期を中断せずにノイズ絶縁を向上させることができます。SYSREF 出力を出力するには、SYSREFREQ ピンまたは SYSREFREQ_FORCE ビットが high である必要があります。
1 パルサ

内部ジェネレータは、SYSREFREQ ピンの立ち上がりエッジの後、または SYSREFREQ_FORCE ビットを 0 から 1 に変更した後 (SYSREFREQ ピンが強制的に low 状態になったと仮定) 、SYSREF_PULSE_CNT によって設定される 1 ～ 16 パルスのバーストを生成します。
2 反復モード

SYSREFREQ ピンの入力はクロック出力にリクロックされ、SYSREF_DLY_BYP フィールドに従って遅延してから、SYSREFOUT 出力ピンに送信されます。
LMX1906-SP ジェネレータ モードの SYSREF 回路の機能ブロック図図 6-3 ジェネレータ モードの SYSREF 回路の機能ブロック図
LMX1906-SP パルサ モードの SYSREF 回路の機能ブロック図図 6-4 パルサ モードの SYSREF 回路の機能ブロック図
LMX1906-SP リピータ モードの SYSREF 回路の機能ブロック図図 6-5 リピータ モードの SYSREF 回路の機能ブロック図

SYSREFREQ_FORCE ビットによって制御される SYSREF 出力 (パルサ) と SYNC を動作させるには、SYSREFREQ ピンを外部的に low ロジック状態に設定します。たとえば、SYSREFREQ_N ピンが SYSREFREQ_P ピンよりも高いレベル (400mV) であり、入力同相電圧の要件を維持していることを確認します。

LMX1906-SP SYSREFREQ ピンのロジック low セットアップ図 6-6 SYSREFREQ ピンのロジック low セットアップ

例えば、VCC が 2.5V のときに最小 400mV の電圧差を維持するには、100Ω を流れる電流が4mAです。この例では、SYSREFREQ_P ピンを 1.4V DC のままにし、SYSREFREQ_N ピンで R2 を 350Ω、R1 を 1.8V で 175Ω に設定します。