JAJSUL1C May   2024  – February 2025 DRV8161 , DRV8162

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報 (1pkg)
    5. 6.5 電気的特性
    6. 6.6 タイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 ゲート ドライバ
        1. 7.3.1.1 PWM 制御モード
          1. 7.3.1.1.1 2 ピン PWM モード
          2. 7.3.1.1.2 1 ピン PWM モード
          3. 7.3.1.1.3 独立 PWM モード
        2. 7.3.1.2 ゲート ドライブ アーキテクチャ
          1. 7.3.1.2.1 ティックルチャージポンプ （TCP）
          2. 7.3.1.2.2 デッドタイムとクロス導通防止（貫通電流保護）
      2. 7.3.2 ピン配置図
        1. 7.3.2.1 4 レベル入力ピン（CSAGAIN）
        2. 7.3.2.2 デジタル出力 nFAULT（DRV8162、DRV8162L）
        3. 7.3.2.3 デジタル入力/出力 nFAULT/nDRVOFF （DRV8161）
        4. 7.3.2.4 マルチレベル入力（IDRIVE1 およびIDRIVE2）
        5. 7.3.2.5 マルチレベルデジタル入力（VDSLVL）
        6. 7.3.2.6 マルチレベルデジタル入力 DT/MODE
      3. 7.3.3 ローサイド電流検出アンプ
        1. 7.3.3.1 双方向電流検出の動作
      4. 7.3.4 ゲート ドライバ シャットダウン シーケンス （nDRVOFF）
        1. 7.3.4.1 nDRVOFF 診断
      5. 7.3.5 ゲート ドライバ保護回路
        1. 7.3.5.1 GVDD 低電圧誤動作防止 (GVDD_UV)
        2. 7.3.5.2 MOSFET VDS 過電流保護 (VDS_OCP)
        3. 7.3.5.3 サーマル シャットダウン (OTSD)
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 DRV8161 の代表的なアプリケーション
      2. 8.2.2 DRV8162 と DRV8162L を使用した代表的なアプリケーション
      3. 8.2.3 外付け部品
    3. 8.3 レイアウト
      1. 8.3.1 レイアウトのガイドライン
    4. 8.4 電源に関する推奨事項
      1. 8.4.1 バルク容量の決定
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
    8. 9.8 コミュニティ リソース
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

8.3.1 レイアウトのガイドライン

  • GH、SH、GL、SLの各パターンの長さとインピーダンスを最小化します。寄生インダクタンスを最小化するため、できるだけ少数のビアを使用します。寄生抵抗を最小限に抑えるため、デバイスピンから離して配線した直後にこれらのトレース幅を広げることを推奨します。
  • ブートストラップコンデンサCBSTは、対応するピンの近くに配置します
  • これらの GVDD コンデンサは、GVDD のピンの近くに配置します
  • チャージポンプに安定したスイッチング電流を供給するために、VDRAIN コンデンサを VDRAIN ピンの近くに配置します。
  • 外部 MOSFET 上の高電流パスをバイパスするために、追加のバルク容量が必要です。このバルク容量は、バルク容量が外部 MOSFET を通過する高電流パスの長さを最小化するように配置されています。 接続用の金属パターンはできる限り幅広くし、PCB の層間を多数のビアで接続します。これらの手法により、インダクタンスが最小限に抑えられ、バルク コンデンサが高電流を伝達できるようになります。
  • VDSを正確に検出するため、SLピンをGNDに直接接続しないで MOSFET ソースに接続します。
  • DRV8161 のみ：SN/SP ピンは、センス抵抗からデバイスに並列に配線します。 フィルタリング後のノイズ結合を最小限に抑えるため、デバイスのピンの近くにフィルタコンポーネントを配置します。最高の CSA 精度を実現するには、SN/SP が GND プレーンから離れていることを確認してください。CSAREF と GNDの間にあるバイパスコンデンサは、デバイスピンに近づけて配置します。
  • ハードウェアインターフェイス抵抗RIDRIVE1、RIDRIVE2、R VDSLVL、RDTMODE、R CSAGAINは、デバイスのピンにできるだけ近づけて配置されます。
  • 潜在的なノイズ源からノイズに敏感なデバイスの信号へのノイズ結合を低減するために、並列ルーティングを最小限に抑えます。ノイズに敏感な信号には、マルチレベルのハードウェアインターフェイスピンIDRIVE1、IDRIVE2、VDSLVL、DTMODE、CSAGAINや、電流センスアンプの出力SOが含まれます。

    DRV8161 DRV8162 DRV8161 のレイアウト

    図 8-3 DRV8161 のレイアウト