JAJSWH9B November   2024  – October 2025 MSPM0G3529-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
      1.      10
    3. 6.3 信号の説明
      1.      12
      2.      13
      3.      14
      4.      15
      5.      16
      6.      17
      7.      18
      8.      19
      9.      20
      10.      21
      11.      22
      12.      23
      13.      24
      14.      25
      15.      26
      16.      27
      17.      28
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN / SLEEP モード
      2. 7.5.2 STOP / STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 電源ランプ
      2. 7.6.2 POR および BOR
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
      3. 7.9.3 システム フェーズ ロック ループ (SYSPLL)
      4. 7.9.4 低周波数クリスタル / クロック
      5. 7.9.5 高周波数クリスタル / クロック
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 コンパレータ (COMP)
      1. 7.15.1 コンパレータ電気的特性
    16. 7.16 DAC
      1. 7.16.1 DAC 電源仕様
      2. 7.16.2 DAC 出力仕様
      3. 7.16.3 DAC 動的仕様
      4. 7.16.4 DAC 直線性仕様
      5. 7.16.5 DAC タイミング仕様
    17. 7.17 I2C
      1. 7.17.1 I2C 特性
      2. 7.17.2 I2C フィルタ
      3. 7.17.3 I2C のタイミング図
    18. 7.18 SPI
      1. 7.18.1 SPI
      2. 7.18.2 SPI タイミング図
    19. 7.19 UART
    20. 7.20 TIMx
    21. 7.21 TRNG
      1. 7.21.1 TRNG 電気的特性
      2. 7.21.2 TRNG スイッチング特性
    22. 7.22 エミュレーションおよびデバッグ
      1. 7.22.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  機能ブロック図
    2. 8.2  CPU
    3. 8.3  動作モード
      1. 8.3.1 動作モード別の機能 (MSPM0Gx51x)
    4. 8.4  パワー マネージメント ユニット (PMU)
    5. 8.5  クロック モジュール (CKM)
    6. 8.6  DMA
    7. 8.7  イベント
    8. 8.8  メモリ
      1. 8.8.1 メモリ構成
      2. 8.8.2 ペリフェラル ファイル マップ
      3. 8.8.3 ペリフェラルの割り込みベクタ
    9. 8.9  フラッシュ メモリ
    10. 8.10 SRAM
    11. 8.11 GPIO
    12. 8.12 IOMUX
    13. 8.13 ADC
    14. 8.14 温度センサ
    15. 8.15 VREF
    16. 8.16 COMP
    17. 8.17 DAC
    18. 8.18 セキュリティ
    19. 8.19 TRNG
    20. 8.20 AESADV
    21. 8.21 キーストア
    22. 8.22 CRC-P
    23. 8.23 MATHACL
    24. 8.24 UART
    25. 8.25 I2C
    26. 8.26 SPI
    27. 8.27 CAN-FD
    28. 8.28 低周波数サブシステム (LFSS)
    29. 8.29 RTC_B
    30. 8.30 IWDT_B
    31. 8.31 WWDT
    32. 8.32 タイマ (TIMx)
    33. 8.33 デバイスのアナログ接続
    34. 8.34 入力 / 出力の回路図
    35. 8.35 シリアル ワイヤ デバッグ インターフェイス
    36. 8.36 ブート ストラップ ローダ (BSL)
    37. 8.37 デバイス ファクトリ定数
    38. 8.38 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイスの命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.18.1 SPI

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータ テスト条件 最小値 標準値 最大値 単位
SPI
fSPI SPI クロック周波数 最大クロック速度 ≧ 32MHz
1.62 < VDD < 3.6V
ペリフェラルまたはコントローラ モード		 16(4) MHz
最大クロック速度 ≧ 48MHz
1.62 < VDD < 2.7V
高速 IO のペリフェラルまたはコントローラ モード		 24(4)
最大クロック速度 ≧ 64MHz
2.7 < VDD < 3.6V
高速 IO のペリフェラルまたはコントローラ モード		 32(4)
DCSCK SCK のデューティ サイクル 40 50 60 %
コントローラ
tSCLK_H/L SCLK High または Low 時間  (tSPI/2) - 1 tSPI/2 (tSPI/2) + 1 ns
tCS.LEAD CS 進み時間、CS アクティブからクロックまで SPH=0 1 SPI クロック ns
SPH=1 1/2 SPI クロック
tCS.LAG CS 遅れ時間、最後のクロックから CS 非アクティブまで SPH=0 1/2 SPI クロック ns
SPH=1 1 SPI クロック
tCS.ACC CS アクセス時間、CS アクティブから PICO データ出力まで 1/2 SPI クロック ns
tCS.DIS CS ディセーブル時間、CS 非アクティブから PICO 高インピーダンスまで 1 SPI クロック ns
tSU.CI POCI 入力データのセットアップ時間 (1) 2.7 < VDD < 3.6V、遅延サンプリングがイネーブル 1 ns
1.62 < VDD < 2.7V、遅延サンプリングがイネーブル 2
2.7 < VDD < 3.6V、遅延サンプリングなし 28
1.62 < VDD < 2.7V、遅延サンプリングなし 35
tHD.CI POCI 入力データ ホールド時間 遅延サンプリングがイネーブル 24 ns
遅延サンプリングなし 0
tVALID.CO PICO 出力データの有効時間 (2) 7 ns
tHD.CO PICO 出力データのホールド時間 (3) 0 ns
ペリフェラル
tCS.LEAD CS 進み時間、CS アクティブからクロックまで 10.5 ns
tCS.LAG CS 遅れ時間、最後のクロックから CS 非アクティブまで 1 ns
tCS.ACC CS アクセス時間、CS アクティブから POCI データ出力まで 24 ns
tCS.DIS CS ディセーブル時間、CS 非アクティブから POCI 高インピーダンスまで 24 ns
tSU.PI PICO 入力データ セットアップ時間 7.5 ns
tHD.PI PICO 入力データ ホールド時間 2 ns
tVALID.PO POCI 出力データの有効時間 (2) 2.7 < VDD < 3.6V 25 ns
1.62 < VDD < 2.7V 29
tHD.PO POCI 出力データのホールド時間 (3) 5.5 ns
(1) 遅延サンプリング機能がイネーブルのとき、POCI 入力データのセットアップ時間を完全に補償できます。
(2) 出力が SCLK クロック エッジを変更した後、次の有効なデータを出力に駆動する時間を規定します。
(3) 出力が SCLK クロック エッジを変更した後、出力のデータが有効である間の時間を規定します。
(4) fSPIclk = 1/2tLO/HI。ただし、tLO/HI = max(tVALID, CO + tSU, PI, tSU, CI + tVALID, PO)。