JAJUA48 November   2025

 

  1.   1
  2.   説明
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 設計上の考慮事項
    3. 2.3 主な使用製品
      1. 2.3.1 ADS127L21B
      2. 2.3.2 REF81
      3. 2.3.3 REF54
      4. 2.3.4 RES21A
      5. 2.3.5 THP210
      6. 2.3.6 OPA828
  9. 3システム設計理論
    1. 3.1 レンジ選択
    2. 3.2 直線性と低ノイズのシグナル チェーン
    3. 3.3 較正
    4. 3.4 システム設計の追加検討事項
  10. 4ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 4.1 ハードウェアの説明
      1. 4.1.1 PCB インターフェイス
      2. 4.1.2 入力マルチプレクサ
      3. 4.1.3 ゲイン マルチプレクサ
      4. 4.1.4 電源
      5. 4.1.5 クロック ツリー
    2. 4.2 ソフトウェア要件
    3. 4.3 テスト設定
    4. 4.4 テスト結果
      1. 4.4.1 積分非直線性測定
      2. 4.4.2 ノイズ シミュレーション
      3. 4.4.3 ノイズ測定
      4. 4.4.4 まとめ
  11. 5設計とドキュメントのサポート
    1. 5.1 デザイン ファイル
      1. 5.1.1 回路図
      2. 5.1.2 BOM
    2. 5.2 ツール
    3. 5.3 ドキュメントのサポート
    4. 5.4 サポート・リソース
    5. 5.5 商標
  12. 6著者について

4.1.5 クロック ツリー

このリファレンス デザインは、3 種類のクロック オプションをサポートしています。

  1. PHI クロック (外部接続なし)
  2. ローカル クロック (外部接続なし)
  3. 外部クロック

ジャンパ JP4 のデフォルト位置は 2-3 で、PHI デジタル コントローラ基板のクロックを ADS127L21 (U10) の CLK ピンに配線します。PHI コントローラなしで PCB を使用する場合は、ジャンパ位置を 1-2 に移動して、ローカル クロックを ADS127L21 に直接配線します。ジャンパ JP5 の位置を 2-3 にすると、PCB 上でローカル 32.768MHz 発振器 (Y1) が有効になります。これは、ADS127L21EVM-PDK-GUI ソフトウェアを使用するために必要なデフォルトの位置です (ADS127L21EVM-PDK ツール ページを参照)。位置 1-2 にジャンパ J5 を使用して、外部クロックを供給します。振幅が IOVDD (PHI 基板使用時に 2.5V) に等しく、周波数が ADS127L21B の指定範囲内にある CMOS 方形波信号を使用してください。

TIDA-010970 クロック ツリーの回路図図 4-6 クロック ツリーの回路図