JAJZ023C December 2021 – May 2025 AM2732 , AM2732-Q1
PLL：1GHz 未満にロックされている場合に推奨される PLL 構成
PLL が 1GHz 未満にロックされている場合、PLL からの低ジッタのクロック アウトを実現するには、次の設定を使用する必要があります。
シグマ デルタ設定に関する推奨事項
SD 分周器は 0x4 [ MSS_TOPRCM:PLL_CORE_FRACDIVPLL_CORE_FRACDIV_REGSD] にプログラムする必要があります。
PLL CTRL 設定に対する推奨事項
SELFFREQDCO フィールドは 0x2 [MSS_TOPRCM:PLL_CORE_CLKCTRLPLL_CORE_CLKCTRL] にプログラムする必要があります。