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Ähnliche Funktionalität wie der verglichene Baustein.
ADC3669 AKTIV 500-MSPS-ADC, 16 Bit, 2 Kanäle, mit LVDS-Schnittstelle und bis zu 32768x Dezimation Lower power, higher SNR, smaller package size, LVDS interface

Produktdetails

Sample rate (max) (Msps) 500 Resolution (Bits) 14 Number of input channels 4 Interface type JESD204B Analog input BW (MHz) 900 Features High Performance Rating Catalog Peak-to-peak input voltage range (V) 1.9 Power consumption (typ) (mW) 2700 Architecture Pipeline SNR (dB) 74.1 ENOB (Bits) 11.4 SFDR (dB) 97 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 500 Resolution (Bits) 14 Number of input channels 4 Interface type JESD204B Analog input BW (MHz) 900 Features High Performance Rating Catalog Peak-to-peak input voltage range (V) 1.9 Power consumption (typ) (mW) 2700 Architecture Pipeline SNR (dB) 74.1 ENOB (Bits) 11.4 SFDR (dB) 97 Operating temperature range (°C) -40 to 85 Input buffer Yes
VQFNP (RMP) 72 100 mm² (10 mm × 10 mm)
  • Quad channel
  • 14-Bit resolution
  • Maximum clock rate: 500 MSPS
  • Input bandwidth (3 dB): 900 MHz
  • On-chip dither
  • Analog Input buffer with high-impedance input
  • Output options:
    • Rx: decimate-by-2 and -4 options with Low-Pass lFilter
    • 200-MHz Complex bandwidth or 100-MHz real bandwidth support
    • DPD FB: 500 MSPS
  • 1.9-VPP Differential full-scale input
  • JESD204B interface:
    • Subclass 1 support
    • 1 Lane per ADC Up to 10 Gbps
    • Dedicated SYNC pin for pair of channels
  • Support for multi-chip synchronization
  • 72-Pin VQFN package (10 mm × 10 mm)
  • Key specifications:
    • Power dissipation: 675 mW/ch
    • Spectral performance (un-decimated)
      • fIN = 190 MHz IF at –1 dBFS:
        • SNR: 69.5 dBFS
        • NSD: –153.5 dBFS/Hz
        • SFDR: 86 dBc (HD2, HD3), 93 dBFS (Non HD2, HD3)
      • fIN = 370 MHz IF at –3 dBFS:
        • SNR: 68.5 dBFS
        • NSD: –152.5 dBFS/Hz
        • SFDR: 81 dBc (HD2, HD3), 86 dBFS (Non HD2, HD3)
  • Quad channel
  • 14-Bit resolution
  • Maximum clock rate: 500 MSPS
  • Input bandwidth (3 dB): 900 MHz
  • On-chip dither
  • Analog Input buffer with high-impedance input
  • Output options:
    • Rx: decimate-by-2 and -4 options with Low-Pass lFilter
    • 200-MHz Complex bandwidth or 100-MHz real bandwidth support
    • DPD FB: 500 MSPS
  • 1.9-VPP Differential full-scale input
  • JESD204B interface:
    • Subclass 1 support
    • 1 Lane per ADC Up to 10 Gbps
    • Dedicated SYNC pin for pair of channels
  • Support for multi-chip synchronization
  • 72-Pin VQFN package (10 mm × 10 mm)
  • Key specifications:
    • Power dissipation: 675 mW/ch
    • Spectral performance (un-decimated)
      • fIN = 190 MHz IF at –1 dBFS:
        • SNR: 69.5 dBFS
        • NSD: –153.5 dBFS/Hz
        • SFDR: 86 dBc (HD2, HD3), 93 dBFS (Non HD2, HD3)
      • fIN = 370 MHz IF at –3 dBFS:
        • SNR: 68.5 dBFS
        • NSD: –152.5 dBFS/Hz
        • SFDR: 81 dBc (HD2, HD3), 86 dBFS (Non HD2, HD3)

The ADS54J66 is a low-power, wide-bandwidth, 14-bit, 500-MSPS, quad-channel, telecom receiver device. The ADS54J66 supports a JESD204B serial interface with data rates up to 10 Gbps with one lane per channel. The buffered analog input provides uniform input impedance across a wide frequency range and minimizes sample-and-hold glitch energy. The ADS54J66 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption. The digital signal processing block includes complex mixers followed by low-pass filters with decimate-by-2 and -4 options supporting up to 200-MHz receive bandwidth.

The JESD204B interface reduces the number of interface lines, thus allowing high system integration density. An internal phase-locked loop (PLL) multiplies the incoming analog-to-digital converter (ADC) sampling clock to derive the bit clock, which is used to serialize the 14-bit data from each channel.

The ADS54J66 is a low-power, wide-bandwidth, 14-bit, 500-MSPS, quad-channel, telecom receiver device. The ADS54J66 supports a JESD204B serial interface with data rates up to 10 Gbps with one lane per channel. The buffered analog input provides uniform input impedance across a wide frequency range and minimizes sample-and-hold glitch energy. The ADS54J66 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption. The digital signal processing block includes complex mixers followed by low-pass filters with decimate-by-2 and -4 options supporting up to 200-MHz receive bandwidth.

The JESD204B interface reduces the number of interface lines, thus allowing high system integration density. An internal phase-locked loop (PLL) multiplies the incoming analog-to-digital converter (ADC) sampling clock to derive the bit clock, which is used to serialize the 14-bit data from each channel.

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Technische Dokumentation

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* Datenblatt ADS54J66 Quad-channel, 14-bit, 500-MSPS ADC with Integrated DDC datasheet (Rev. B) PDF | HTML 03.01.2023

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

ADS54J66EVM — ADS54J66 Vierkanal, 14-Bit, 500-MSPS-Analog-zu-Digital-Wandler – Evaluierungsmodul

Das ADS54J66EVM ist ein Evaluierungsmodul (EVM), welches die Evaluierung der Takt-Jitter-Cleaner ADS54J66 und LMK04828 von Texas Instruments ermöglicht. Der ADS54J66 ist ein energieeffizienter Analog-Digital-Wandler (ADC) mit 14 Bit und 500 MSPS sowie gepufferten Analogeingängen und -Ausgängen mit (...)

Benutzerhandbuch: PDF
Unterstützte Produkte und Hardware
Vorrätig
Limit:
??asset.out-of-stock-ti_de_DE??
Nicht verfügbar
Firmware

TI204C-IP — Request for JESD204 rapid design IP

Die JESD204 Rapid Design IP ist dazu entwickelt worden, FPGA-Technikern einen beschleunigten Weg zu einem funktionierenden JESD204-System zu ermöglichen. Diese IP ist derart ausgelegt worden, dass nachgelagerte digitale Verarbeitung und sonstige Anwendungslogik von den meisten leistungs- und (...)

Unterstützte Produkte und Hardware
GUI für Evaluierungsmodul (EVM)

DATACONVERTERPRO-SW — High Speed Data Converter Pro GUI-Installationsprogramm, v5.31

Diese Pro-GUI für Hochgeschwindigkeits-Datenwandler ist ein PC-Programm (Windows® XP/7/10-kompatibel), das entwickelt wurde, um die Evaluierung der meisten Hochgeschwindigkeits-Datenwandler von TI [Analog-Digital-Wandler (ADC) und Digital-Analog-Wandler (DAC)] sowie analoge Frontend-Plattformen (...)

Unterstützte Produkte und Hardware
GUI für Evaluierungsmodul (EVM)

SLAC594 — ADS54Jxx EVM GUI

Unterstützte Produkte und Hardware
Simulationsmodell

ADS54J66 IBIS-AMI Model

SBAM313.ZIP (2639 KB) - IBIS-AMI-Modell
Unterstützte Produkte und Hardware
Berechnungstool

ANALOG-ENGINEER-CALC — PC software analog engineer's calculator

Der Rechner für Analogtechniker beschleunigt viele der sich wiederholenden Berechnungen, die Entwickler von analogen Schaltungsdesigns regelmäßig durchführen müssen. Dieses PC-basierte Tool bietet eine grafische Schnittstelle mit einer Liste verschiedener gebräuchlicher Berechnungen. Das Spektrum (...)

Unterstützte Produkte und Hardware
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
VQFNP (RMP) 72 Ultra Librarian

Bestellen & Qualität

Empfohlene Produkte können Parameter, Evaluierungsmodule oder Referenzdesigns zu diesem TI-Produkt beinhalten.

Support und Schulungen

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