Produktdetails

Function Cascaded PLLs Number of outputs 6 RMS jitter (fs) 150 Output frequency (min) (MHz) 0.45 Output frequency (max) (MHz) 2160 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.15 Supply voltage (max) (V) 3.45 Features Integrated VCO Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Cascaded PLLs Number of outputs 6 RMS jitter (fs) 150 Output frequency (min) (MHz) 0.45 Output frequency (max) (MHz) 2160 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.15 Supply voltage (max) (V) 3.45 Features Integrated VCO Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
WQFN (RHS) 48 49 mm² 7 x 7

  • Cascaded PLLatinum PLL Architecture
  • PLL1
  • Phase detector rate of up to 40 MHz
  • Integrated Low-Noise Crystal Oscillator Circuit
  • Dual redundant input reference clock with LOS
  • PLL2
  • Normalized [1 Hz] PLL noise floor of -224 dBc/Hz
  • Phase detector rate up to 100 MHz
  • Input frequency-doubler
  • Integrated Low-Noise VCO
  • Ultra-Low RMS Jitter Performance
  • 150 fs RMS jitter (12 kHz – 20 MHz)
  • 200 fs RMS jitter (100 Hz – 20 MHz)
  • LVPECL/2VPECL, LVDS, and LVCMOS outputs
  • Support clock rates up to 1080 MHz
  • Default Clock Output (CLKout2) at power up
  • Five dedicated channel divider and delay blocks
  • Pin compatible family of clocking devices
  • Industrial Temperature Range: -40 to 85 °C
  • 3.15 V to 3.45 V operation
  • Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)

  • Target Applications

  • Data Converter Clocking
  • Wireless Infrastructure
  • Networking, SONET/SDH, DSLAM
  • Medical
  • Military / Aerospace
  • Test and Measurement
  • Video

  • Cascaded PLLatinum PLL Architecture
  • PLL1
  • Phase detector rate of up to 40 MHz
  • Integrated Low-Noise Crystal Oscillator Circuit
  • Dual redundant input reference clock with LOS
  • PLL2
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  • Phase detector rate up to 100 MHz
  • Input frequency-doubler
  • Integrated Low-Noise VCO
  • Ultra-Low RMS Jitter Performance
  • 150 fs RMS jitter (12 kHz – 20 MHz)
  • 200 fs RMS jitter (100 Hz – 20 MHz)
  • LVPECL/2VPECL, LVDS, and LVCMOS outputs
  • Support clock rates up to 1080 MHz
  • Default Clock Output (CLKout2) at power up
  • Five dedicated channel divider and delay blocks
  • Pin compatible family of clocking devices
  • Industrial Temperature Range: -40 to 85 °C
  • 3.15 V to 3.45 V operation
  • Package: 48 pin LLP (7.0 x 7.0 x 0.8 mm)

  • Target Applications

  • Data Converter Clocking
  • Wireless Infrastructure
  • Networking, SONET/SDH, DSLAM
  • Medical
  • Military / Aerospace
  • Test and Measurement
  • Video

  • The LMK04000 family of precision clock conditioners provides low-noise jitter cleaning, clock multiplication and distribution without the need for high-performance voltage controlled crystal oscillators (VCXO) module. Using a cascaded PLLatinum architecture combined with an external crystal and varactor diode, the LMK04000 family provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

    The cascaded architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or use the integrated crystal oscillator with an external crystal and a varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or crystal used in PLL1.

    The LMK04000 family features dual redundant inputs, five differential outputs, and an optional default-clock upon power up. The input block is equipped with loss of signal detection and automatic or manual selection of the reference clock. Each clock output consists of a programmable divider, a phase synchronization circuit, a programmable delay, and an LVDS, LVPECL, or LVCMOS output buffer. The default startup clock is available on CLKout2 and it can be used to provide an initial clock for the field-programmable gate array (FPGA) or microcontroller that programs the jitter cleaner during the system power up sequence.


    The LMK04000 family of precision clock conditioners provides low-noise jitter cleaning, clock multiplication and distribution without the need for high-performance voltage controlled crystal oscillators (VCXO) module. Using a cascaded PLLatinum architecture combined with an external crystal and varactor diode, the LMK04000 family provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

    The cascaded architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or use the integrated crystal oscillator with an external crystal and a varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or crystal used in PLL1.

    The LMK04000 family features dual redundant inputs, five differential outputs, and an optional default-clock upon power up. The input block is equipped with loss of signal detection and automatic or manual selection of the reference clock. Each clock output consists of a programmable divider, a phase synchronization circuit, a programmable delay, and an LVDS, LVPECL, or LVCMOS output buffer. The default startup clock is available on CLKout2 and it can be used to provide an initial clock for the field-programmable gate array (FPGA) or microcontroller that programs the jitter cleaner during the system power up sequence.


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    Technische Dokumentation

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    Typ Titel Datum
    * Data sheet LMK04000 Family Low-Noise Clock Jitter Cleaner with Cascaded PLLs datasheet (Rev. J) 19 Sep 2011
    User guide LMK040xx Evaluation Board User's Guide (Rev. B) 08 Jan 2015
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    Application note AN-1865 Frequency Synthesis and Planning for PLL Architectures (Rev. C) 26 Apr 2013
    Application note AN-1910 LMK04000 Family Phase Noise Characterization (Rev. A) 26 Apr 2013
    Application note AN-1939 Crystal Based Oscillator Design with the LMK04000 Family (Rev. A) 26 Apr 2013
    Application note Phase Synchronization with Multiple Devices and Frequencies (Rev. A) 26 Apr 2013
    Design guide Clock Conditioner Owner's Manual 10 Nov 2006

    Design und Entwicklung

    Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

    Software-Programmiertool

    CODELOADER CodeLoader Device Register Programming v4.19.0

    The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.

    Which software do I use?

    Product

    (...)

    Unterstützte Produkte und Hardware

    Unterstützte Produkte und Hardware

    Produkte
    Taktgeneratoren
    LMK02000 1 bis 800 MHz, präziser Taktverteiler mit integriertem PLL und 3 LVDS/5 LVPECL-Ausgängen LMK02002 1 bis 800-MHz-Präzisions-Taktverteiler mit integrierter PLL und 4 LVPECL-Ausgängen LMK03000 1185 bis 1296 MHz, 800fs RMS Jitter, präziser Taktumformer mit integriertem VCO LMK03001 1470 bis 1570 MHz, 800 fs RMS-Jitter, Präzisions-Taktumformer mit integriertem VCO LMK03002 1566 bis 1724 MHz, 800 fs RMS-Jitter, Präzisions-Taktumformer mit integriertem VCO LMK03033 1.843 bis 2.160 MHz, 800 fs RMS Jitter, Präzisions-Taktaufbereiter mit integriertem VCO LMK03200 Präziser Taktumformer mit 0 Verzögerung und integriertem VCO LMK03806 Extrem jitterarmer Taktgenerator mit 14 Ausgängen
    Taktpuffer
    LMK01000 1,6-GHz-Hochleistungstaktpuffer, ‑teiler und ‑verteiler mit 3 LVDS- und 5 LVPECL-Ausgängen LMK01010 1,6-GHz-Hochleistungstaktpuffer, ‑teiler und ‑verteiler mit 8 LVDS-Ausgängen LMK01020 1,6-GHz-Hochleistungstaktpuffer, ‑teiler und ‑verteiler mit 8 LVPECL-Ausgängen LMK01801 Doppelte Taktverteilung
    Takt-Jitter-Cleaner
    LMK04000 Präziser Takt-Jitter-Cleaner für Taktumformer, rauscharm, mit kaskadierten PLLs LMK04001 Rauscharmer Jitter-Cleaner mit 1430 bis 1570 MHz VCO:3-Ausgängen für 2VPEC/LVPEC+4-Ausgänge für LVCO LMK04002 Rauscharmer Jitter-Cleaner mit 1.600 bis 1.750-MHz-VCO: 3 Ausgänge für 2VPEC/LVPEC+4 Ausgänge für LV LMK04010 Rauscharmer Jitter-Cleaner mit 1185 bis 1296 MHz VCO:5-Ausgängen für 2VPEC/LVPEC LMK04011 Rauscharmer Jitter-Cleaner mit 1430 bis 1570 MHz VCO:5-Ausgängen für 2VPEC/LVPEC LMK04031 Rauscharmer Jitter-Cleaner mit 1430 bis 1570 MHz VCO:2-Ausgängen für 2VPEC/LVPEC+LVDS+LVCOMS LMK04033 Rauscharmer Jitter-Cleaner mit 1.840 bis 2.160-MHz-VCO:2-Ausgängen für 2VPEC/LVPEC+LVDS+LVCOMS LMK04100 Präziser Takt-Jitter-Cleaner für Taktumformer mit kaskadierten PLLs LMK04101 Jitter-Cleaner mit integrierten 1430 VCO 1570-MHz-VCO:3-Ausgängen für 2VPEC/LVPEC+4 Ausgänge für LVC LMK04102 Jitter-Cleaner mit integrierten 1600 VCO 1750-MHz-VCO:3-Ausgängen für 2VPEC/LVPEC+4 Ausgänge für LVC LMK04110 Jitter-Cleaner mit integriertem 1185 bis 1296-MHz-VCO:5-Ausgang für 2VPEC/LVPEC LMK04111 Jitter-Cleaner mit integriertem 1430 bis 1570-MHz-VCO:5-Ausgang für 2VPEC/LVPEC LMK04131 Jitter-Cleaner mit integriertem 1430 bis 1570-MHz-VCO:2-Ausgang für 2VPEC/LVPEC+LVDS+LVCOMS LMK04133 Jitter-Cleaner mit integriertem 1840 bis 2160-MHz-VCO:2-Ausgang für 2VPEC/LVPEC+LVDS+LVCOMS LMK04208 Ultra rauscharmer Takt-Jitter-Cleaner mit 6 programmierbaren Ausgängen LMK04228 Extrem rauscharmer Takt-Jitter-Cleaner mit Dual-Loop-PLLs LMK04806 Rauscharmer Takt-Jitter-Cleaner mit zwei kaskadierten PLLs und integriertem 2,5-GHz-VCO LMK04808 Rauscharmer Takt-Jitter-Cleaner mit Dual- Loop-PLLs und integriertem 2,9-GHz-VCO LMK04816 Rauscharmer Takt-Jitter-Cleaner mit drei Eingängen und Doppelschleifen-PLLs LMK04821 Ultra-Low-Jitter-Synthesizer und Jitter-Cleaner mit JESD204B-Unterstützung LMK04826 Ultra rauscharmer, JESD204B-konformer Takt-Jitter-Cleaner mit integriertem 1.840 bis 1.970-MHz-VCO0 LMK04906 Ultra rauscharmer Takt-Jitter-Cleaner/Multiplier mit 6 programmierbaren Ausgängen
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    Hardware-Entwicklung
    Evaluierungsplatine
    LMK00301EVAL LMK00301-Evaluierungsplatine LMK01000EVAL Rauscharmer Taktpuffer, 1,6 GHz, Teiler und Distributor LMK03033CEVAL Präzisions-Taktumformer mit integriertem VCO (1843–2160 MHz) LMK03806BEVAL LMK03806B-Evaluierungsplatine
    Support-Software

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    The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)

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    Beinhaltete Information:
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