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LMK04616

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Extrem rauscharme und energieeffizienter JESD204B-konformer Takt-Jitter-Cleaner

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LMK04616

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Produktdetails

Number of input channels 4 Number of outputs 16 RMS jitter (fs) 65 Features JESD204B Output frequency (min) (MHz) 0.03 Output frequency (max) (MHz) 2000 Output type LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
Number of input channels 4 Number of outputs 16 RMS jitter (fs) 65 Features JESD204B Output frequency (min) (MHz) 0.03 Output frequency (max) (MHz) 2000 Output type LVDS, LVPECL Input type LVCMOS, LVDS, LVPECL Operating temperature range (°C) -40 to 85
NFBGA (ZCR) 144 100 mm² (10 mm × 10 mm)
  • Dual-loop PLL architecture
  • Ultra low noise (10 kHz to 20 MHz):
    • 48-fs RMS jitter at 1966.08 MHz
    • 50-fs RMS jitter at 983.04 MHz
    • 61-fs RMS jitter at 122.88 MHz
  • –165-dBc/Hz noise floor at 122.88 MHz
  • JESD204B support
    • Single shot, pulsed, and continuous SYSREF
  • 16 differential output clocks in 8 frequency groups
    • Programmable output swing between 700 mVpp to 1600 mVpp
    • Each output pair can be configured to SYSREF clock output
    • 16-bit channel divider
    • Minimum SYSREF frequency of 25 kHz
    • Maximum output frequency of 2 GHz
    • Precision digital delay, dynamically adjustable
      • Digital delay (DDLY) of ½ × clock distribution path frequency (2 GHz maximum)
    • 60-ps step analog delay
    • 50% duty cycle output divides, 1 to 65535
      (even and odd)
  • Four reference inputs
    • Holdover mode, when inputs are lost
    • Automatic and manual switch-over modes
    • Loss-of-signal (LOS) detection
  • 1.05-W typical power consumption with 16 outputs active
  • Operates typically from a 1.8-V (outputs, inputs) and 3.3-V supply (digital, PLL1, PLL2_OSC, PLL2 core)
  • Fully integrated programmable loop filter
  • PLL2
    • PLL2 phase detector rate up to 250 MHz
    • OSCin frequency-doubler
    • Integrated low-noise VCO
  • Internal power conditioning: better than –80 dBc PSRR on VDDO for 122.88-MHz differential outputs
  • 3- or 4-wire SPI interface (4-wire is default)
  • –40ºC to +85ºC industrial ambient temperature
  • Supports 105ºC PCB temperature (measured at thermal pad)
  • LMK04616: 10-mm × 10-mm NFBGA-144 package with 0.8-mm pitch
  • Dual-loop PLL architecture
  • Ultra low noise (10 kHz to 20 MHz):
    • 48-fs RMS jitter at 1966.08 MHz
    • 50-fs RMS jitter at 983.04 MHz
    • 61-fs RMS jitter at 122.88 MHz
  • –165-dBc/Hz noise floor at 122.88 MHz
  • JESD204B support
    • Single shot, pulsed, and continuous SYSREF
  • 16 differential output clocks in 8 frequency groups
    • Programmable output swing between 700 mVpp to 1600 mVpp
    • Each output pair can be configured to SYSREF clock output
    • 16-bit channel divider
    • Minimum SYSREF frequency of 25 kHz
    • Maximum output frequency of 2 GHz
    • Precision digital delay, dynamically adjustable
      • Digital delay (DDLY) of ½ × clock distribution path frequency (2 GHz maximum)
    • 60-ps step analog delay
    • 50% duty cycle output divides, 1 to 65535
      (even and odd)
  • Four reference inputs
    • Holdover mode, when inputs are lost
    • Automatic and manual switch-over modes
    • Loss-of-signal (LOS) detection
  • 1.05-W typical power consumption with 16 outputs active
  • Operates typically from a 1.8-V (outputs, inputs) and 3.3-V supply (digital, PLL1, PLL2_OSC, PLL2 core)
  • Fully integrated programmable loop filter
  • PLL2
    • PLL2 phase detector rate up to 250 MHz
    • OSCin frequency-doubler
    • Integrated low-noise VCO
  • Internal power conditioning: better than –80 dBc PSRR on VDDO for 122.88-MHz differential outputs
  • 3- or 4-wire SPI interface (4-wire is default)
  • –40ºC to +85ºC industrial ambient temperature
  • Supports 105ºC PCB temperature (measured at thermal pad)
  • LMK04616: 10-mm × 10-mm NFBGA-144 package with 0.8-mm pitch

The LMK0461x device family is the industry’s highest performance and lowest power jitter cleaner with JESD204B support. The 16 clock outputs can be configured to drive eight JESD204B converters or other logic devices using device and SYSREF clocks. The 17th output can be configured to provide a signal from PLL2 or a copy from the external VCXO.

Features like fully integrated PLL1 and PLL2 loop filters, a high number of integrated LDOs, digital and analog delay, the flexibility to supply outputs with 3.3V, 2.5V and 1.8V as well as the option to generate multiple SYSREF domains simultaneously makes the device easy to use.

Not limited to JESD204B applications each of the 17 outputs can be configured for traditional clocking systems.

The LMK0461x device family is the industry’s highest performance and lowest power jitter cleaner with JESD204B support. The 16 clock outputs can be configured to drive eight JESD204B converters or other logic devices using device and SYSREF clocks. The 17th output can be configured to provide a signal from PLL2 or a copy from the external VCXO.

Features like fully integrated PLL1 and PLL2 loop filters, a high number of integrated LDOs, digital and analog delay, the flexibility to supply outputs with 3.3V, 2.5V and 1.8V as well as the option to generate multiple SYSREF domains simultaneously makes the device easy to use.

Not limited to JESD204B applications each of the 17 outputs can be configured for traditional clocking systems.
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Technische Dokumentation

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Top-Dokumentation Typ Titel Format-Optionen Neueste englische Version herunterladen Datum
* Datenblatt LMK04616 Ultra-Low Noise and Low Power JESD204B Compliant Clock Jitter Cleaner With Dual-Loop PLLs datasheet (Rev. B) PDF | HTML 09.01.2018
Anwendungshinweis JESD204B Multi-Device Synchronization Using LMK0461x PDF | HTML 16.08.2017
Anwendungshinweis LMK0461x Phase Noise Performance With DC-DC Converters (Rev. B) 20.07.2017
Anwendungshinweis SDPLL for LMK046xx Family 15.05.2017

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

LMK04616EVM — LMK04616-Evaluierungsmodul

Das LMK04616EVM ist für den JESD204B-konformen LMK04616 Zweifach-Loop-Taktjitter-Reiniger mit extrem geringem Rauschen und geringem Stromverbrauch ausgelegt. Mit einem Stromverbrauch von nur 1200 mW und 16 laufenden Ausgängen unterstützt LMK04616 65 fs Jitter (12 kHz bis 20 MHz) mit einem (...)
Benutzerhandbuch: PDF | HTML
Unterstützte Produkte und Hardware
Vorrätig
Limit:
??asset.out-of-stock-ti_de_DE??
Nicht verfügbar
Support-Software

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments Taktgeber und Synthesizer (TICS) Pro Software wird verwendet, um die Evaluierungsmodule (EVMs) für Produktnummern mit folgenden Präfixen zu programmieren: CDC, LMK und LMX. Zu diesen Produkten gehören phasengeregelte Schleifen und spannungsgesteuerte Oszillatoren (PLL+VCO), (...)

Unterstützte Produkte und Hardware
Simulationsmodell

LMK0461X IBIS Model

SNAM204.ZIP (126 KB) - IBIS-Modell
Unterstützte Produkte und Hardware
Designtool

CLOCK-TREE-ARCHITECT — Programmiersoftware Clock Tree Architect

Der Taktbaum-Architekt ist ein Taktbaum-Synthesetool, das Ihren Designprozess optimiert, indem es Taktbaumlösungen auf der Grundlage Ihrer Systemanforderungen erzeugt. Das Tool zieht Daten aus einer umfangreichen Datenbank von Taktgeberprodukten, um eine Multi-Chip-Taktlösung auf Systemebene zu (...)

Unterstützte Produkte und Hardware
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
NFBGA (ZCR) 144 Ultra Librarian
Es gelten die allgemeinen Geschäftsbedingungen von TI für Evaluierungsartikel.

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Empfohlene Produkte können Parameter, Evaluierungsmodule oder Referenzdesigns zu diesem TI-Produkt beinhalten.

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