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Sincronizadores de red de reloj

LMK5B33216

ACTIVO

Sincronizador de red de 16 salidas, 3 DPLL y APLL, con VCO de onda acústica masiva de 2.5 GHz integr

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LMK5B33216

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Detalles del producto

Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm² (9 mm × 9 mm)
  • Ultra-low jitter BAW VCO based Ethernet clocks
    • 13fs typical RMS jitter at 625MHz with 4MHz 1st order high-pass filter (HPF)
    • 24fs typical RMS jitter at 312.5MHz with 4MHz 1st order HPF
    • 42fs typical/ 60fs maximum RMS jitter at 312.5MHz
    • 47fs typical/ 65fs maximum RMS jitter at 156.25MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Two differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 16 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 20 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 14 differential outputs on OUT[15:0]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature
  • Ultra-low jitter BAW VCO based Ethernet clocks
    • 13fs typical RMS jitter at 625MHz with 4MHz 1st order high-pass filter (HPF)
    • 24fs typical RMS jitter at 312.5MHz with 4MHz 1st order HPF
    • 42fs typical/ 60fs maximum RMS jitter at 312.5MHz
    • 47fs typical/ 65fs maximum RMS jitter at 156.25MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Two differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 16 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 20 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 14 differential outputs on OUT[15:0]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature

The LMK5B33216 is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of ethernet-based networking applications with < 5ns timing accuracy (ITU-T G.8273.2 Class D).

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology in the VCO and can generate 312.5MHz output clocks with 42fs typical RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 feature conventional LC VCOs to provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.

The LMK5B33216 is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of ethernet-based networking applications with < 5ns timing accuracy (ITU-T G.8273.2 Class D).

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology in the VCO and can generate 312.5MHz output clocks with 42fs typical RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 feature conventional LC VCOs to provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.
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* Hoja de datos LMK5B33216 3-DPLL 3-APLL 2-IN 16-OUT Network Synchronizer With BAW VCO for Ethernet-Based Networking Applications datasheet (Rev. C) PDF | HTML 5/02/2025
Nota sobre la aplicación Termination Guidelines for Differential and Single-Ended Signals PDF | HTML 10/12/2025
Nota sobre la aplicación The Debug Guide for Network Synchronizers (Digital and Analog Phase-Locked Loops) PDF | HTML 21/11/2025
Guía del usuario LMK5B33216 Programmer's Guide (Rev. C) PDF | HTML 17/11/2025
Nota sobre la aplicación Oscillator Power Considerations for PLL Devices PDF | HTML 30/10/2025
Nota sobre la aplicación 112G and 224G PAM-4 SerDes Clocking for Rapid Data Center Switches (Rev. A) PDF | HTML 14/01/2025
Nota sobre la aplicación LMK5XXXXXS1 Network Synchronizer Compliance Test Report for PTP Profiles G.8275.1 and G.8275.2 PDF | HTML 24/05/2024

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

LMK5B33216EVM — Módulo de evaluación LMK5B33216 para 16 salidas, 3 DPLL y APLL, sincronizador de red con BAW VCO

El módulo de evaluación (EVM) LMK5B33216 es una plataforma para desarrollar el generador y sincronizador de reloj de red LMK5B33216. El EVM se puede utilizar para la evaluación de dispositivos, pruebas de conformidad y creación de prototipos de sistemas.

El LMK5B33216EVM integra tres bucles de fase (...)

Guía del usuario: PDF | HTML
Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Soporte de software

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

El software profesional de relojes y sintetizadores de Texas Instruments (TICS) p se utiliza para programar los módulos de evaluación (EVM) para números de producto con estos prefijos: CDC, LMK y LMX. Estos productos incluyen bucles de bloqueo de fase y osciladores controlados por tensión (...)

Productos y hardware compatibles
Modelo de simulación

LMK5B33216 Family IBIS model

SNAM295.ZIP (239 KB) - Modelo IBIS
Productos y hardware compatibles
Modelo de simulación

LMK5B33216 IBIS model

SNAM252.ZIP (167 KB) - Modelo IBIS
Productos y hardware compatibles
Herramienta de diseño

CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
Productos y hardware compatibles
Herramienta de diseño

CLOCK-TREE-ARCHITECT — Software de programación de diseño de árbol de reloj

La herramienta de síntesis de tipo árbol de reloj “arquitecto de tipo árbol de reloj” agiliza el proceso de diseño al generar soluciones de árbol de reloj en función de los requisitos del sistema. La herramienta extrae datos de una amplia base de datos de productos de relojes para generar una (...)

Productos y hardware compatibles
Herramienta de diseño

PLLATINUMSIM-SW — Filtro de bucle PLL, ruido de fase, tiempo de bloqueo y herramienta de simulación de impulsos

PLLATINUMSIM-SW es una herramienta de simulación que permite a los usuarios crear diseños detallados y simulaciones de nuestros circuitos integrados PLLatinum™, que incluyen la serie LMX de bucles de bloqueo de fase (PLL) y sintetizadores.

Productos y hardware compatibles
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
VQFN (RGC) 64 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Los productos recomendados pueden tener parámetros, módulos de evaluación o diseños de referencia relacionados con este producto de TI.

Soporte y capacitación

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