CDC208
- Low-Skew Propagation Delay Specifications for Clock-Driver Applications
- TTL-Compatible Inputs and CMOS-Compatible Outputs
- Flow-Through Architecture Optimizes
PCB Layout - Center-Pin VCC and GND Pin Configurations Minimize High-Speed Switching Noise
- EPICTM (Enhanced-Performance Implanted CMOS) 1-um Process
- 500-mA Typical Latch-Up Immunity at 125°C
- Package Options Include Plastic Small-Outline (DW)
EPIC is a trademark of Texas Instruments Incorporated.
The CDC208 contains dual clock-driver circuits that fanout one input signal to four outputs with minimum skew for clock distribution (see Figure 2). The device also offers two output-enable (OE1\ and OE2\) inputs for each circuit that can force the outputs to be disabled to a high-impedance state or to a high- or low-logic level independent of the signal on the respective A input.
Skew parameters are specified for a reduced temperature and voltage range common to many applications.
The CDC208 is characterized for operation from -40°C to 85°C.
技術資料
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2 をすべて表示 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | Dual 1-Line To 4-Line Clock Drivers With 3-State Outputs データシート (Rev. F) | 1998年 10月 28日 | |||
アプリケーション・ノート | Minimizing Clock Driver Output Skew Using Ganged Outputs | 1994年 1月 1日 |
設計と開発
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シミュレーション・ツール
PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®
PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。
設計とシミュレーション向けの環境である PSpice for TI (...)
設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ | ピン数 | ダウンロード |
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SOIC (DW) | 20 | オプションの表示 |
SOP (NS) | 20 | オプションの表示 |
購入と品質
記載されている情報:
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 材質成分
- 認定試験結果
- 継続的な信頼性モニタ試験結果
記載されている情報:
- ファブの拠点
- 組み立てを実施した拠点