CDCDB800
- 8 LP-HCSL outputs with programmable integrated 85Ω (default) or 100Ω differential output terminations
- 8 hardware output enable (OE#) controls
- Additive phase jitter after PCIE Gen 7 filter: 11.3fs, RMS (maximum)
- Additive phase jitter after PCIE Gen 6 filter: 16.1fs, RMS (maximum)
- Additive phase jitter after PCIE Gen 5 filter: 25fs, RMS (maximum)
- Additive phase jitter after DB2000Q filter: 38fs, RMS (maximum)
- Supports Common Clock (CC) and Individual Reference (IR) architectures
- Spread spectrum-compatible
- Output-to-output skew: < 50ps
- Input-to-output delay: < 3ns
-
Fail-safe input
-
Programmable output slew rate control
- 3.3V core and IO supply voltages
- Hardware-controlled low power mode (PD#)
- Current consumption: 72mA maximum
- 6mm × 6mm, 48-pin VQFN package
The CDCDB800 is a 8-output LP-HCSL, DB800ZL-compliant, clock buffer capable of distributing the reference clock for PCIe Gen 1-7, QuickPath Interconnect (QPI), UPI, SAS, and SATA interfaces. The SMBus interface and eight output enable pins allow the configuration and control of all eight outputs individually. The CDCDB800 is a DB800ZL derivative buffer and meets or exceeds the system parameters in the DB800ZL specification. The device also meets or exceeds the parameters in the DB2000Q specification. The CDCDB800 is packaged in a 6mm × 6mm, 48-pin VQFN package.
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다른 핀 출력을 지원하지만 비교 대상 장치와 동일한 기능.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | CDCDB800 DB800ZL-Compliant 8-Output Clock Buffer for PCIe Gen 1 to Gen 7 datasheet (Rev. C) | PDF | HTML | 2025. 8. 7 |
설계 및 개발
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| 패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
|---|---|---|
| VQFN (RSL) | 48 | Ultra Librarian |
주문 및 품질
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