CDCLVP111-SP
- Distributes One Differential Clock Input Pair LVPECL to 10 Differential LVPECL
- Fully Compatible With LVECL and LVPECL
- Supports a Wide Supply Voltage Range From 2.375V to 3.8V
- Selectable Clock Input Through CLK_SEL
- Low-Output Skew (Typical 15ps) for
Clock-Distribution Applications
- Additive Jitter Less Than 1ps
- Propagation Delay Less Than 355ps
- Open Input Default State
- LVDS, CML, SSTL input Compatible
- VBB Reference Voltage Output for Single-Ended Clocking
- Frequency Range From DC to 3.5GHz
- Supports Defense, Aerospace, and Medical Applications
- Controlled Baseline
- One Assembly and Test Site
- One Fabrication Site
- Available in Military (–55°C to 125°C) Temperature Range (1)
- Extended Product Life Cycle
- Extended Product-Change Notification
- Product Traceability
(1)Custom temperature ranges available.
The CDCLVP111-SP clock driver distributes one differential clock pair of LVPECL input, (CLK0, CLK1) to ten pairs of differential LVPECL clock (Q0, Q9) outputs with minimum skew for clock distribution. The CDCLVP111-SP can accept two clock sources into an input multiplexer. The CDCLVP111-SP is specifically designed for driving 50Ω transmission lines. When an output pin is not used, leaving the pin open is recommended to reduce power consumption. If only one of the output pins from a differential pair is used, the other output pin must be identically terminated to 50Ω.
The VBB reference voltage output is used if single-ended input operation is required. In this case, the VBB pin must be connected to CLK0 and bypassed to GND using a 10nF capacitor.
For high-speed performance, the differential mode is strongly recommended.
The CDCLVP111-SP is characterized for operation from –55°C to 125°C.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | CDCLVP111-SP Low-Voltage 1:10 LVPECL With Selectable Input Clock Driver datasheet (Rev. B) | PDF | HTML | 2025. 3. 19 | |
| * | 방사능 및 안정성 보고서 | CDCLVP111-SP Total Ionizing Dose (TID) Radiation Report (Rev. A) | 2020. 1. 7 | ||
| * | 방사능 및 안정성 보고서 | Single-Event Effects Test Report for CDCLVP111-SP 1:10 LVPECL Clock Distributor | 2017. 1. 30 | ||
| * | SMD | CDCLVP111-SP SMD 5962-16207 | 2020. 9. 22 | ||
| 선택 가이드 | TI Space Products (Rev. L) | 2026. 3. 27 | |||
| Application brief | DLA Approved Optimizations for QML Products (Rev. C) | PDF | HTML | 2025. 6. 17 | ||
| 애플리케이션 노트 | Heavy Ion Orbital Environment Single-Event Effects Estimations (Rev. B) | PDF | HTML | 2025. 6. 10 | ||
| 추가 자료 | TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing (Rev. B) | 2025. 2. 20 | |||
| 애플리케이션 노트 | Single-Event Effects Confidence Interval Calculations (Rev. A) | PDF | HTML | 2022. 10. 19 | ||
| e북 | Radiation Handbook for Electronics (Rev. A) | 2019. 5. 21 |
설계 및 개발
추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.
CDCLVP111EVM-CVAL — CDCLVP111-SP 1:10 LVPECL 클록 드라이버 평가 모듈
CLOCK-TREE-ARCHITECT — 클록 트리 아키텍트 프로그래밍 소프트웨어
클록 트리 아키텍트는 시스템 요구 사항에 따라 클록 트리 솔루션을 생성하여 설계 프로세스를 간소화하는 클록 트리 합성 툴입니다. 이 툴은 광범위한 클로킹 제품 데이터베이스에서 데이터를 가져와 시스템 수준의 다중 칩 클로킹 솔루션을 생성합니다.
PLLATINUMSIM-SW — PLL 루프 필터, 위상 잡음, 잠금 시간, 스퍼 시뮬레이션 툴
PLLATINUMSIM-SW는 사용자가 LMX 계열의 위상 고정 루프(PLL) 및 신시사이저를 포함하는 PLLatinum™ 집적 회로의 상세한 설계 및 시뮬레이션을 만들 수 있는 시뮬레이션 툴입니다.
TIDA-010191 — 우주 등급 다중 채널 JESD204B 15GHz 레이더용 클로킹 레퍼런스 설계
| 패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
|---|---|---|
| CFP (HFG) | 36 | Ultra Librarian |
주문 및 품질
권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.