LMK04208

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6개의 프로그래머블 출력을 갖춘 초저잡음 클록 지터 클리너

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document-pdfAcrobat LMK04208 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs datasheet (영어) PDF | HTML

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제품 상세 정보

Number of input channels

2

Number of outputs

7

RMS jitter (fs)

111

Features

0 Delay

Output frequency (min) (MHz)

0.329

Output frequency (max) (MHz)

3072

Output type

LVCMOS, LVDS, LVPECL

Input type

LVCMOS, LVDS, LVPECL

Operating temperature range (°C)

-40 to 85

Number of input channels

2

Number of outputs

7

RMS jitter (fs)

111

Features

0 Delay

Output frequency (min) (MHz)

0.329

Output frequency (max) (MHz)

3072

Output type

LVCMOS, LVDS, LVPECL

Input type

LVCMOS, LVDS, LVPECL

Operating temperature range (°C)

-40 to 85

WQFN (NKD)

64

81 mm² (9 mm × 9 mm)

Ultra-Low RMS Jitter Performance
- 111 fs, RMS Jitter (12 kHz to 20 MHz)
- 123 fs, RMS Jitter (100 Hz to 20 MHz)
Dual Loop PLLatinum™ PLL Architecture
PLL1
- Integrated Low-Noise Crystal Oscillator Circuit
- Holdover Mode when Input Clocks are Lost
  - Automatic or Manual Triggering/Recovery
PLL2
- Normalized PLL Noise Floor of –227 dBc/Hz
- Phase Detector Rate of Up to 155 MHz
- OSCin Frequency-Doubler
- Integrated Low-Noise VCO or External VCO Mode
Two Redundant Input Clocks with LOS
- Automatic and Manual Switch-Over Modes
50 % Duty Cycle Output Divides, 1 to 1045 (Even and Odd)
6 LVPECL, LVDS, or LVCMOS Programmable Outputs
Digital Delay: Fixed or Dynamically Adjustable
25 ps Step Analog Delay Control
7 Differential Outputs, Up to 14 Single-Ended
- Up to 6 VCXO/Crystal Buffered Outputs
Clock Rates of Up to 1536 MHz
0-Delay Mode
Three Default Clock Outputs at Power Up
Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
Industrial Temperature Range: –40°C to +85°C
3.15-V to 3.45-V Operation
64-Pin WQFN Package (9.0 × 9.0 × 0.8 mm)

Ultra-Low RMS Jitter Performance
- 111 fs, RMS Jitter (12 kHz to 20 MHz)
- 123 fs, RMS Jitter (100 Hz to 20 MHz)
Dual Loop PLLatinum™ PLL Architecture
PLL1
- Integrated Low-Noise Crystal Oscillator Circuit
- Holdover Mode when Input Clocks are Lost
  - Automatic or Manual Triggering/Recovery
PLL2
- Normalized PLL Noise Floor of –227 dBc/Hz
- Phase Detector Rate of Up to 155 MHz
- OSCin Frequency-Doubler
- Integrated Low-Noise VCO or External VCO Mode
Two Redundant Input Clocks with LOS
- Automatic and Manual Switch-Over Modes
50 % Duty Cycle Output Divides, 1 to 1045 (Even and Odd)
6 LVPECL, LVDS, or LVCMOS Programmable Outputs
Digital Delay: Fixed or Dynamically Adjustable
25 ps Step Analog Delay Control
7 Differential Outputs, Up to 14 Single-Ended
- Up to 6 VCXO/Crystal Buffered Outputs
Clock Rates of Up to 1536 MHz
0-Delay Mode
Three Default Clock Outputs at Power Up
Multi-Mode: Dual PLL, Single PLL, and Clock Distribution
Industrial Temperature Range: –40°C to +85°C
3.15-V to 3.45-V Operation
64-Pin WQFN Package (9.0 × 9.0 × 0.8 mm)

The LMK04208 is a high performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum™ architecture is capable of 111 fs, RMS jitter (12 kHz to 20 MHz) using a low-noise VCXO module or sub-200 fs rms jitter (12 kHz to 20 MHz) using a low cost external crystal and varactor diode.

The dual loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides low-noise jitter cleaner functionality while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When paired with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.

The LMK04208 is a high performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum™ architecture is capable of 111 fs, RMS jitter (12 kHz to 20 MHz) using a low-noise VCXO module or sub-200 fs rms jitter (12 kHz to 20 MHz) using a low cost external crystal and varactor diode.

The dual loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides low-noise jitter cleaner functionality while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When paired with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.

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상위 문서	유형	직함	형식 옵션	최신 영어 버전 다운로드	날짜
*	데이터 시트	LMK04208 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs datasheet	PDF \| HTML		2016. 9. 1

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

LMK04208EVM — 이중 계단식 PLL 및 통합 2.9GHz VCO가 장착된 2개 입력, 6+1 출력, 클록 지터 클리너

LMK04208EVM을 이용하면 테스트 장비 또는 기타 평가 보드를 사용해 LMK04208을 평가함으로써 구체적인 용도에 대한 블록 또는 시스템 요구 사항을 검증할 수 있습니다. LMK04208 EVM은 듀얼 루프 작동을 위한 122.88MHz VCXO로 미리 채워져 있습니다. 성능 평가를 위해 다른 VCXO 주파수가 필요하거나 특정 VCXO가 필요한 경우 VCXO를 대체할 수 있습니다. 보드를 다시 작업하여 VCXO를 비활성화하고 PLL2 단일 루프 작동을 위해 OSCin 포트에 외부 레퍼런스를 연결할 수 있습니다. (...)

사용 설명서: PDF

지원되는 제품 및 하드웨어

재고 있음

제한:

주문하려면 로그인

lock

재고를 보려면 로그인

??asset.out-of-stock-ti_ko_KR??

이용할 수 없음

소프트웨어 프로그래밍 도구

CODELOADER — CodeLoader Device Register Programming v4.19.0

The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.

Which software do I use?

Product

(...)

지원되는 제품 및 하드웨어

다운로드 옵션

지원 소프트웨어

CLOCKDESIGNTOOL — Clock Design Tool Software

클록 설계 툴 소프트웨어는 타이밍 디바이스 솔루션의 부품 선택, 루프 필터 설계 및 시뮬레이션에 도움이 됩니다. 원하는 출력 주파수와 레퍼런스 주파수(옵션)를 입력하면 도구는 지정된 요구 사항, 디바이더 값 및 지터를 최소화하기 위한 권장 루프 필터를 충족하는 TI 디바이스를 제공합니다.

CLOCKDESIGNTOOL 튜토리얼 비디오

어떤 소프트웨어를 사용하나요?

제품

루프 필터 및 장치 구성 + 시뮬레이션

시뮬레이션 툴

장치 등록 (...)

지원되는 제품 및 하드웨어

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지원 소프트웨어

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

텍사스 인스트루먼트 클록 및 신시사이저(TICS) Pro 소프트웨어는 다음 접두사를 사용하여 제품 번호의 평가 모듈(EVM)을 프로그래밍하는 데 사용됩니다. CDC, LMK 및 LMX. 이러한 제품에는 위상 동기 루프 및 전압 제어 오실레이터(PLL+VCO), 신시사이저 및 클로킹 디바이스가 포함되어 있습니다.

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