CODELOADER
디바이스 레지스터 프로그래밍용 CodeLoader 소프트웨어
CODELOADER
개요
The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.
Which software do I use?
Product | Loop filter & device configuration + simulation | Device register programming |
LMX24xx PLL family | EasyPLL | CodeLoader* |
LMX25xx PLL+VCO family | ||
LMK jitter cleaners and distributors |
*For new designs, use the Clocks and Synthesizers (TICS) Pro Software tool.
다운로드
소프트웨어 프로그래밍 도구
CODELOADER — CodeLoader Device Register Programming v4.19.0
지원되는 제품 및 하드웨어
제품
RF PLL 및 신시사이저
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
CODELOADER — CodeLoader Device Register Programming v4.19.0
제품
RF PLL 및 신시사이저
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
출시 정보
The design resource accessed as www.ti.com/lit/zip/snac014 or www.ti.com/lit/xx/snac014e/snac014e.zip has been migrated to a new user experience at www.ti.com/tool/download/SNAC014. Please update any bookmarks accordingly.
필요할 수 있는 추가 리소스
설계 툴
PLLATINUMSIM-SW — PLL 루프 필터, 위상 잡음, 잠금 시간, 스퍼 시뮬레이션 툴
지원되는 제품 및 하드웨어
제품
RF PLL 및 신시사이저
오실레이터
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
PLLATINUMSIM-SW — PLL 루프 필터, 위상 잡음, 잠금 시간, 스퍼 시뮬레이션 툴
제품
RF PLL 및 신시사이저
오실레이터
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
출시 정보
Added cascaded phase noise analysis
새 소식
- Added cascaded phase noise analysis
지원 소프트웨어
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
지원되는 제품 및 하드웨어
제품
RF PLL 및 신시사이저
오실레이터
클록 네트워크 싱크로나이저
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS Pro 1.7.7.6 installer binary for Windows operating system
제품
RF PLL 및 신시사이저
오실레이터
클록 네트워크 싱크로나이저
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
문서
TICS Pro 1.7.7.6 Software Manifest
TICS Pro 1.7.7.6 Release Notes
출시 정보
Added Features
LMK5Bxxyyy, LMK5Cxxyyy
- Warnings and errors improved, particularly corrective suggestions
- REFx_FREQ=0 automatically disables DPLL reference input selection for that input
- Input validation enabled and disabled by start page settings, including 1PPS
- APLL reference selection moved to Step 5, just before clock output definition
- Quick-set multiple outputs to the same settings on frequency planner
- BAW VCO allows some ppm deviation
- Force SYSREF option on OUT0/1
- Expose DPLLx_LCK_TIMER field
- Match LMK05318B EEPROM page design
- .EPR export option
- EEPROM SRAM programming generation support
- For complete changelist, see release notes
LMK3H0102
- Configuration search tool
- Wizard: voltage selection option
Bug Fixes
- LMK04832-SP, LMK04832-SEP, LMK04714-Q1, LMK04368-EP - PD_FIN0 corrected to FIN0_PD
- LMK3H0102 - Several wizard bugfixes
Known Issues
- LMK5C33216 - When cascading from VCO3 to DPLL input, the divide value must manually be entered into DPLLx_REF5_RDIV as ( VCO3 output frequency / DPLLx TDC frequency )
- LMK05318 - In some cases, it is necessary to press "Calculate Frequency Plan" twice for correct VCO2 frequency. This issue is resolved in LMK05318B GUI.
- Burst mode page looping requires long delays to halt, and halting may crash the GUI. If possible, do not loop in burst mode.
- User Controls page can sometimes become desynchronized from Raw Registers and other pages. Refer to Raw Registers or other pages for correct values. Saving/Loading and Import/Export of register data is unaffected, and register data will still be written to and read from connected devices correctly.
기술 자료
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3개 모두 보기
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| 기술 문서 | A survival guide to scaling your PLL loop filter design | PDF | HTML | 2016. 11. 22 | ||
| 기술 문서 | What to do when your PLL does not lock | PDF | HTML | 2016. 7. 12 | ||
| 사용 설명서 | CodeLoader 4 Operating Instructions User's Guide (Rev. A) | 2014. 7. 21 |