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SN74AUP2G08

활성

2채널, 2입력, 0.8V~3.6V 저전력(< 1uA) AND 게이트

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SN74AUP2G08

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제품 상세 정보

Technology family AUP Number of channels 2 Inputs per channel 2 IOL (max) (mA) 4 IOH (max) (mA) -4 Input type Standard CMOS Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Data rate (max) (Mbps) 100 Rating Catalog Operating temperature range (°C) -40 to 125
Technology family AUP Number of channels 2 Inputs per channel 2 IOL (max) (mA) 4 IOH (max) (mA) -4 Input type Standard CMOS Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Data rate (max) (Mbps) 100 Rating Catalog Operating temperature range (°C) -40 to 125
VSSOP (DCU) 8 6.2 mm² (2 mm × 3.1 mm) DSBGA (YZP) 8 2.8125 mm² (— mm × — mm) DSBGA (YFP) 8 1.8 mm² (— mm × — mm) X2SON (DQE) 8 1.4 mm² (1.4 mm × 1 mm) UQFN (RSE) 8 2.25 mm² (1.5 mm × 1.5 mm)
  • Wide operating VCC range of 0.8V to 3.6V
  • Low static-power consumption (ICC = 0.9µA max)
  • Low dynamic-power consumption (Cpd = 4.3pF typ at 3.3V)
  • Low noise – overshoot and undershoot <10% of VCC
  • Ioff supports partial-power-down mode operation
  • Schmitt-trigger action allows slow input transition and better switching noise immunity at the input (Vhys = 250mV Typ at 3.3V)
  • 3.6V I/O tolerant to support mixed-mode signal operation
  • tpd = 5.9ns max at 3.3V
  • Latch-up performance exceeds 100mA per JESD 78, Class II
  • Wide operating VCC range of 0.8V to 3.6V
  • Low static-power consumption (ICC = 0.9µA max)
  • Low dynamic-power consumption (Cpd = 4.3pF typ at 3.3V)
  • Low noise – overshoot and undershoot <10% of VCC
  • Ioff supports partial-power-down mode operation
  • Schmitt-trigger action allows slow input transition and better switching noise immunity at the input (Vhys = 250mV Typ at 3.3V)
  • 3.6V I/O tolerant to support mixed-mode signal operation
  • tpd = 5.9ns max at 3.3V
  • Latch-up performance exceeds 100mA per JESD 78, Class II

This dual 2-input positive-AND gate is designed for 0.8V to 3.6V VCC operation and performs the Boolean function Y = A ● B in positive logic.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs when VCC = 0V, preventing damaging current backflow through the device when it is powered down.

This dual 2-input positive-AND gate is designed for 0.8V to 3.6V VCC operation and performs the Boolean function Y = A ● B in positive logic.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs when VCC = 0V, preventing damaging current backflow through the device when it is powered down.
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기술 자료

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상위 문서 유형 직함 형식 옵션 최신 영어 버전 다운로드 날짜
* 데이터 시트 SN74AUP2G08 Low-Power Dual 2-Input Positive-AND Gate datasheet (Rev. F) PDF | HTML 2025. 5. 18
Application brief Understanding Schmitt Triggers (Rev. B) PDF | HTML 2025. 4. 17

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

5-8-LOGIC-EVM — 5핀~8핀 DCK, DCT, DCU, DRL 및 DBV 패키지용 일반 논리 평가 모듈

5~8핀 수의 DCK, DCT, DCU, DRL 또는 DBV 패키지가 있는 모든 디바이스를 지원하도록 설계된 유연한 EVM.
사용 설명서: PDF
지원되는 제품 및 하드웨어
재고 있음
제한:
??asset.out-of-stock-ti_ko_KR??
이용할 수 없음
평가 보드

5-8-NL-LOGIC-EVM — 5-8핀 DPW, DQE, DRY, DSF, DTM, DTQ 및 DTT 패키지를 지원하는 일반 로직 및 변환 EVM

DTT, DRY, DPW, DTM, DQE, DQM, DSF 또는 DTQ 패키지가 있는 로직 또는 변환 디바이스를 지원하도록 설계된 일반 EVM. 보드 설계는 유연한 평가가 가능합니다.

사용 설명서: PDF | HTML
지원되는 제품 및 하드웨어
재고 있음
제한:
??asset.out-of-stock-ti_ko_KR??
이용할 수 없음
시뮬레이션 모델

SN74AUP2G08 Behavioral SPICE Model

SCEM678.ZIP (7 KB) - PSpice 모델
지원되는 제품 및 하드웨어

많은 TI 레퍼런스 설계에는 SN74AUP2G08이(가) 포함됩니다.

레퍼런스 디자인 선택 툴을 사용하여 애플리케이션 및 매개 변수에 가장 적합한 설계를 검토하고 식별할 수 있습니다.
패키지 핀 CAD 기호, 풋프린트 및 3D 모델
VSSOP (DCU) 8 Ultra Librarian
DSBGA (YZP) 8 Ultra Librarian
DSBGA (YFP) 8 Ultra Librarian
X2SON (DQE) 8 Ultra Librarian
UQFN (RSE) 8 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

지원 및 교육

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포럼 주제 모두 보기(영문)

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