ADC12J2700
- Excellent Noise and Linearity up to and beyond FIN = 3 GHz
- Configurable DDC
- Decimation Factors from 4 to 32 (Complex Baseband Out)
- Bypass Mode for Full Nyquist Output Bandwidth
- Usable Output Bandwidth of 540
MHz at
4x Decimation and 2700 MSPS - Usable Output Bandwidth of
320 MHz at
4x Decimation and 1600 MSPS - Usable Output Bandwidth of
67.5 MHz at
32x Decimation and 2700 MSPS - Usable Output Bandwidth
of 40 MHz at
32x Decimation and 1600 MSPS - Low Pin-Count JESD204B Subclass 1 Interface
- Automatically Optimized Output Lane Count
- Embedded Low Latency Signal Range Indication
- Low Power Consumption
- Key Specifications:
- Max Sampling Rate: 1600 or 2700 MSPS
- Min Sampling Rate: 1000 MSPS
- DDC Output Word Size: 15-Bit Complex (30 bits total)
- Bypass Output Word Size: 12-Bit Offset Binary
- Noise Floor: –147.3 dBFS/Hz (ADC12J2700)
- Noise Floor: –145 dBFS/Hz (ADC12J1600)
- IMD3: −64 dBc (FIN = 2140 MHz ± 30 MHz at −13 dBFS)
- FPBW (–3 dB): 3.2 GHz
- Peak NPR: 46 dB
- Supply Voltages: 1.9 V and 1.2 V
- Power
Consumption
- Bypass (2700 MSPS): 1.8 W
- Bypass (1600 MSPS): 1.6 W
- Power Down Mode: <50 mW
The ADC12J1600 and ADC12J2700 devices are wideband sampling and digital tuning devices. Texas Instruments’ giga-sample analog-to-digital converter (ADC) technology enables a large block of frequency spectrum to be sampled directly at RF. An integrated DDC (Digital Down Converter) provides digital filtering and down-conversion. The selected frequency block is made available on a JESD204B serial interface. Data is output as baseband 15-bit complex information for ease of downstream processing. Based on the digital down-converter (DDC) decimation and link output rate settings, this data is output on 1 to 5 lanes of the serial interface.
A DDC bypass mode allows the full rate 12-bit raw ADC data to also be output. This mode of operation requires 8 lanes of serial output.
The ADC12J1600 and ADC12J2700 devices are available in a 68-pin VQFN package. The device operates over the Industrial (–40°C ≤ TA ≤ 85°C) ambient temperature range.
技術文件
| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 資料表 | ADC12Jxx00 12-Bit 1.6- or 2.7-GSPS ADCs With Integrated DDC datasheet (Rev. D) | PDF | HTML | 2017/10/19 | ||
| 技術文章 | Beyond the first Nyquist zone | PDF | HTML | 2015/9/25 | |||
| 應用說明 | System solution for avionics & defense | 2015/9/23 | ||||
| 白皮書 | Ready to make the jump to JESD204B? White Paper (Rev. B) | 2015/3/19 |
設計與開發
如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。
ADC12J2700EVM — ADC12J2700 12 位元、2.7-GSPS、射頻取樣類比轉數位轉換器評估模組
ADC12J2700EVM 是一款用於評估德州儀器的 ADC12J2700 的評估模組 (EVM)。ADC12J2700 是一款具有緩衝類比輸入的低功耗、12 位元、2.7-GSPS 射頻取樣類比轉數位轉換器 (ADC)，是具可編程 NCO 和降取設定 (包括未降取的 12 位元 ADC 輸出) 的整合式數位降壓轉換器，並且具有 JESD204B 介面。此 EVM 具有變壓器耦合的類比輸入，可適應廣泛的訊號來源和頻率。EVM 隨附 LMX2581 時鐘合成器和 LMK04828 JESD204B 時鐘產生器，可配置為提供適用於完整 JESD204B 子類別 1 計時解決方案的超低抖動 ADC (...)
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速設計 IP 被設計用於幫助 FPGA 工程師快速實現可運作的 JESD204 系統，從而加速開發過程。該 IP 的架構設計使得下游數位處理和其他應用邏輯能夠隔離於 JESD204 通訊協定的大多數性能和時序關鍵約束之外。該 IP 能夠幫助設計人員減少韌體開發時間並簡化 FPGA 的整合。
JESD204 快速設計 IP 無需權利金，用於 TI 高速資料轉換器。TI 將協助使用者配置初始連結，針對特定 FPGA 平台與 TI 資料轉換器 JMODE 之間的使用進行自訂。TI 將在 IP 測試完成並準備部署後，透過安全下載連結提供 IP。
JESD204 快速設計 IP 支援下列 (...)
DATACONVERTERPRO-SW — 高速資料轉換器 Pro GUI 安裝程式，v5.31
這款高速資料轉換器專業 GUI 是一款 PC（與 Windows® XP/7/10 相容）程式，旨在協助評估大多數 TI 高速資料轉換器 [類比轉數位轉換器 (ADC) 和數位轉類比轉換器 (DAC)] 和類比前端 (AFE) 平台。DATACONVERTERPRO-SW 旨在支援整個 TSW14xxx 系列資料擷取和模式產生卡，為時域和頻域中的資料轉換器分析提供強大且快速的解決方案，並支援單音、多音和調變訊號。此 GUI 也與 TI 模式產生 GUI 相容，可快速合成單音、多音和調變訊號。
使用者可以向 DATACONVERTERPRO-SW 提供自訂模式，以載入到 TI DAC。支援從 (...)
FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator
這個 Excel 計算機為系統設計人員提供了一種簡化直接 RF 取樣接收器設計和偵錯的方法。它提供了三項功能：頻率規劃、類比濾波和降頻濾波器雜散定位
在概念階段，頻率規劃工具能夠精確調整 ADC 取樣率和輸入頻率位置，以在阻塞事件期間最佳化無雜散動態範圍 (SFDR)。某些設計在這兩方面都具有靈活性；而其他一些設計，例如 L 波段接收器或無線基礎設施基地台，則處理固定頻帶，僅提供取樣率調整功能。
外部 RF 濾波器回應高度依賴於系統 SFDR 目標與 ADC 本身的 SFDR 性能；類比濾波器工具可在設計階段提供協助。
在系統啟動期間出現快速傅立葉轉換 (FFT) (...)
TIDA-00432 — 使用適用於相位陣列雷達系統的 Xilinx 平台，將 JESD204B Giga-Sample ADC 同步化
此系統級設計展示如何使用 Xilinx VC707 平台將兩個 ADC12J4000 評估模組 (EVM) 同步在一起。設計文檔描述了所需的硬體修改和設備配置，包括時脈方案。每個 EVM 都提供了範例設定檔案。本文描述了 FPGA 韌體，並展示了相關的 Xilinx IP 模組配置參數。對實際硬體上採集的數據進行展示和分析，結果表明，在沒有對電纜進行特徵分析或校準傳播延遲的情況下，同步時間在 50ps 以內。
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| VQFNP (NKE) | 68 | Ultra Librarian |
訂購與品質
建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。