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LMK04832-SEP

現行

Radiation-tolerant, 30krad, ultra-low-noise, 3.2GHz 15-output JESD204C clock jitter cleaner

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產品規格表

LMK04832-SEP

現行
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產品詳細資料

Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features 0 Delay, Integrated VCO, JESD204B, Loss of signal detection, Manual/auto switch, Programmable Delay, SPI Output frequency (max) (MHz) 3255 Output type CML, HSDS, LVCMOS, LVDS, LVPECL Input type HCSL, LVCMOS, LVCMOS (REF_CLK), LVDS, LVPECL, LVPECL (VCXO_CLK) Operating temperature range (°C) -55 to 125
Number of input channels 3 Number of outputs 15 RMS jitter (fs) 54 Features 0 Delay, Integrated VCO, JESD204B, Loss of signal detection, Manual/auto switch, Programmable Delay, SPI Output frequency (max) (MHz) 3255 Output type CML, HSDS, LVCMOS, LVDS, LVPECL Input type HCSL, LVCMOS, LVCMOS (REF_CLK), LVDS, LVPECL, LVPECL (VCXO_CLK) Operating temperature range (°C) -55 to 125
HTQFP (PAP) 64 144 mm² (12 mm × 12 mm)
  • VID#: V62/22612
    • Total ionizing dose 30 krad (ELDRS-free)
    • SEL immune >43 MeV × cm2/mg
    • SEFI immune >43 MeV × cm2/mg
  • Ambient temperature range: –55°C to 125°C
  • Maximum clock output frequency: 3255 MHz
  • Multi-mode: dual PLL, single PLL, and clock distribution
  • 6-GHz external VCO or distribution input
  • Ultra-low noise, at 2500 MHz:
    • 54-fs RMS jitter (12 kHz to 20 MHz)
    • 64-fs RMS jitter (100 Hz to 20 MHz)
    • –157.6-dBc/Hz noise floor
  • Ultra-low noise, at 3200 MHz:
    • 61-fs RMS jitter (12 kHz to 20 MHz)
    • 67-fs RMS jitter (100 Hz to 100 MHz)
    • –156.5-dBc/Hz noise floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase detector rate up to 320 MHz
    • Two integrated VCOs: 2440 to 2600 MHz and 2945 to 3255 MHz
  • Up to 14 differential device clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS programmable outputs
  • Up to 1 buffered VCXO/XO output
    • LVPECL, LVDS, 2xLVCMOS programmable
  • 1-1023 CLKOUT divider
  • 1-8191 SYSREF divider
  • 25-ps step analog delay for SYSREF clocks
  • Digital delay and dynamic digital delay for device clocks and SYSREF
  • Holdover mode with PLL1
  • 0-delay with PLL1 or PLL2
  • High Reliability
    • Controlled Baseline
    • One Assembly/Test Site
    • One Fabrication Site
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability
  • VID#: V62/22612
    • Total ionizing dose 30 krad (ELDRS-free)
    • SEL immune >43 MeV × cm2/mg
    • SEFI immune >43 MeV × cm2/mg
  • Ambient temperature range: –55°C to 125°C
  • Maximum clock output frequency: 3255 MHz
  • Multi-mode: dual PLL, single PLL, and clock distribution
  • 6-GHz external VCO or distribution input
  • Ultra-low noise, at 2500 MHz:
    • 54-fs RMS jitter (12 kHz to 20 MHz)
    • 64-fs RMS jitter (100 Hz to 20 MHz)
    • –157.6-dBc/Hz noise floor
  • Ultra-low noise, at 3200 MHz:
    • 61-fs RMS jitter (12 kHz to 20 MHz)
    • 67-fs RMS jitter (100 Hz to 100 MHz)
    • –156.5-dBc/Hz noise floor
  • PLL2
    • PLL FOM of –230 dBc/Hz
    • PLL 1/f of –128 dBc/Hz
    • Phase detector rate up to 320 MHz
    • Two integrated VCOs: 2440 to 2600 MHz and 2945 to 3255 MHz
  • Up to 14 differential device clocks
    • CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS programmable outputs
  • Up to 1 buffered VCXO/XO output
    • LVPECL, LVDS, 2xLVCMOS programmable
  • 1-1023 CLKOUT divider
  • 1-8191 SYSREF divider
  • 25-ps step analog delay for SYSREF clocks
  • Digital delay and dynamic digital delay for device clocks and SYSREF
  • Holdover mode with PLL1
  • 0-delay with PLL1 or PLL2
  • High Reliability
    • Controlled Baseline
    • One Assembly/Test Site
    • One Fabrication Site
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability

The LMK04832-SEP is a high performance clock conditioner with JEDEC JESD204B/C support for space applications.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B/C converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B/C applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

This device can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover allows to provide flexible high performance clocking trees.

The LMK04832-SEP is a high performance clock conditioner with JEDEC JESD204B/C support for space applications.

The 14 clock outputs from PLL2 can be configured to drive seven JESD204B/C converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B/C applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.

This device can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.

The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover allows to provide flexible high performance clocking trees.
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設計與開發

如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。

開發板

LMK04832SEPEVM — 適用於超低雜訊、3.2GHz、15 輸出、時脈抖動清除器的 LMK04832-SEP 評估模組

LMK04832-SEP 評估模組 (EVM) 是一個評估 LMK04832-SEP 性能與功能的平台，是航太級、超低雜訊、JESD204B/C、雙迴路時脈抖動清除器。

每個 EVM 上的 LMK04832-SEP 裝置為工程模型，僅用於工程評估。裝置和 EVM 不適用於
資格檢定、輻射測試或飛行用途。

使用指南: PDF | HTML
支援產品和硬體
有庫存
限制：
??asset.out-of-stock-ti_zh_TW??
無法提供
開發板

ALPHA-3P-ADM-VA601-SPACE-AMD — Alpha Data ADM-VA601 套件，使用 AMD Versal 核心 XQRVC1902 ACAP 和 TI 耐輻射產品

外型尺寸採用 6U VPX，強調 AMD-Xilinx® Versal AI Core XQRVC1902 適應性 SoC/FPGA。ADM-VA600 為模組化機板設計，配備一個 FMC+ 連接器、DDR4 DRAM 及系統監控。零組件多數為耐輻射電源管理、介面、時脈與嵌入式處理裝置。

從：Alpha Data Parallel Systems Ltd.
支援產品和硬體
支援軟體

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

德州儀器 (TI) 的時鐘及合成器 (TICS) 專業級軟體用於編程具有以下前置字元的產品編號的評估模組 (EVM)：CDC、LMK 和 LMX。這些產品包括鎖相迴路及電壓控制振盪器 (PLL+VCO)、合成器和時鐘裝置。

支援產品和硬體
模擬型號

LMK04832-SEP IBIS Model

SNAM259.ZIP (168 KB) - IBIS 模型
支援產品和硬體
設計工具

CLOCK-TREE-ARCHITECT — 時鐘樹架構程式設計軟體

時鐘樹架構是一款時鐘樹合成工具，可根據您的系統需求產生時鐘樹解決方案，進而簡化您的設計流程。此工具可從廣泛的計時產品資料庫中汲取資料，產生系統級多晶片計時解決方案。

支援產品和硬體
設計工具

PLLATINUMSIM-SW — PLL 迴路濾波器、相位雜訊、鎖定時間與雜散模擬工具

PLLATINUMSIM-SW 為一模擬工具，可讓使用者建立 PLLatinum™ 積體電路的詳細設計和模擬，包括 LMX 系列的相位鎖定迴路 (PLL) 及合成器。

支援產品和硬體
參考設計

TIDA-010260 — 4T5R 航太級整合式收發器參考設計

4T5R 航太級整合式收發器參考設計整合了完整的 RF 取樣收發器，包括時脈解決方案和電源解決方案。此設計在 VITA-57 規格內整合了所有 -SEP 型 TI 裝置和符合航太標準的被動元件。

支援產品和硬體
參考設計

TIDA-010274 — 航太級離散式 RF 取樣收發器參考設計

此參考設計整合了一個 10 GSPS 雙數位轉類比轉換器和一個 5 GSPS 雙類比轉數位轉換器，RF 介面上有主動式平衡不平衡轉換器，支援 X 頻帶。此設計還整合了航太級時脈子卡和航太級電源解決方案子卡。

支援產品和硬體
封裝 針腳 CAD 符號、佔位空間與 3D 模型
HTQFP (PAP) 64 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。

支援與培訓

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