TIDA-00078

I/Q 補正機能内蔵ダイレクト ダウン コンバージョン システム

TIDA-00078

設計ファイル

概要

TSW6011EVM のフィールド プログラマブル ゲート アレイ (FPGA) に実装されている I/Q 補正ブロックは、ワイヤレス システムでのダイレクト ダウン コンバージョン レシーバ アーキテクチャの採用に役立ちます。I/Q 補正ブロックはシングル タップのブラインド アルゴリズムで構成されており、複素ゼロ IF 受信システムにおける周波数非依存の I/Q の不平衡を補正します。FPGA には、I/Q 補正ブロックに加えて、デジタル ゲイン ブロック、デジタル電力測定ブロック、2 個の補間ブロック、I/Q オフセット補正ブロック、および直交ミキシング ブロックが搭載されています。

特長
  1. 自動 IQ 補正機能付きダイレクト ダウンコンバージョン レシーバ シグナル チェーン
  2. ベースバンドへの直接変換用に TRF371125 IQ デモを内蔵
  3. ADS5282 を使用して IQ 処理用の IQ 受信信号を取り込み
  4. Altera Cyclone III FPGA 向けに、自動ブラインド IQ 補正 IP のサンプルを提供
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組み立てられたボードは、テストと性能検証のみの目的で開発されたものであり、販売していません。

設計ファイルと製品

設計ファイル

すぐに使用できるシステム ファイルをダウンロードすると、設計プロセスを迅速化できます。

SLWU085.PDF (2312 KB)

リファレンス デザインの概要と検証済みの性能テスト データ

TIDR728.ZIP (2213 KB)

コンポーネントの配置を明示する詳細な設計レイアウト

TIDR727.PDF (68 KB)

設計に使用したコンポーネント、参照指定子、メーカー名や型番などを記入した詳細なリスト

SLWR040.PDF (350 KB)

設計レイアウトとコンポーネントを示した詳細な回路図

製品

設計や代替製品候補に TI 製品を含めます。

DC/DC コンバータ

TPS546103V ~ 6V 入力、6A、同期整流 降圧コンバータ

データシート: PDF | HTML
高速 ADC (10MSPS 超過)

ADS52828 チャネル、12 ビット、65MSPS AD コンバータ(ADC)

データシート: PDF
クロック ジェネレータ

CDCE62005デュアル VCO 内蔵、5/10 出力、クロック ジェネレータ / ジッタ クリーナ

データシート: PDF | HTML
リニア レギュレータと低ドロップアウト (LDO) レギュレータ

TPS767イネーブルとリセットとディレイ機能搭載、1A、10V、低ドロップアウト電圧レギュレータ

データシート: PDF | HTML
高速 DAC (10MSPS 超過)

DAC5672デュアルチャネル、14 ビット、275MSPS、D/A コンバータ (DAC)

データシート: PDF
IQ 復調器

TRF3711250.7 ~ 4.0GHz、広帯域、統合型ダイレクト ダウン コンバージョン レシーバ

データシート: PDF
リニア レギュレータと低ドロップアウト (LDO) レギュレータ

TPS760イネーブル搭載、50mA、16V、低ドロップアウト電圧レギュレータ

データシート: PDF

技術資料

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* 設計ガイド Direct Down-Conversion System With I/Q Correction (TIDA-00078 CerTIfied Design) 2013/07/23

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